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首先得学习数电和 Verilog 基础。
常问的 Verilog 基础
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首先得学习数电和 Verilog 基础。
常问的 Verilog 基础
二分频是怎么写的 阻塞和非阻塞及其应用 写一个100MHz的时钟 Reg 和 wire 的区别 Logic 和 wire 的区别两者可以转换吗 用你最擅长的语言找出1-100的质数 一个最简单的八位加法器应该怎么验证才有完备性2148在一个CPU系统中有2个master通过一个2*1的AXI总线访问一个Slave简述如何构造验证场景来进行验证并保证验证的完备性。 FIFO 作为一个通用的逻辑单元模块应该怎么测试 异步FIFO的测试点 对同步电路和异步电路的理解 跨时钟域 状态机描述方法 什么是建立时间和保持时间 对于建立时间和保持时间违例的解决方法按优先级有 触发器和锁存器的区别 ASIC开发基本流程 低功耗设计方法和思路 Clockjitter 和 clockskew 的区别
手撕代码
用任意语言写1-100的质数 奇数分频和偶数分频 画出可以检测10110串的状态转移图要求没检测到一次该序列输出两个周期的高电平信号用低功耗方式 用Verilog实现1bit信号边沿检测功能输出一个周期宽度的脉冲信号 异步复位同步释放---- 跨时钟域快时钟到慢时钟或者是慢时钟到时钟97序列信号发生器在dk信号作用下周期性输出“0010110111” 描述带进位输入、输出的两位全加器。端口A/B为加数CIN为进位输入S为和COUT为进位输出---- 写一个同步FIFO给定深度和位宽 异步FIFO测试点会画结构 握手 写一个100MHz的时钟 红绿灯 贩卖机 断言和随机约束 找出8bit中第一次出现1的个数verilog 串并转换 脉冲检测 格雷码和二进制之间的转换
SV和UVM
