html5 单页网站,电商seo搜索引擎优化,wordpress后台满,牡丹江网站建设定制开发1、数值种类
Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑#xff1a;
0#xff1a;逻辑 0 或 “假”1#xff1a;逻辑 1 或 “真”x 或 X#xff1a;未知 x 意味着信号数值的不确定#xff0c;即在实际电路里#xff0c;信号可能为 1#xff0c;也可能…1、数值种类
Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑
0逻辑 0 或 “假”1逻辑 1 或 “真”x 或 X未知 x 意味着信号数值的不确定即在实际电路里信号可能为 1也可能为 0。z 或 Z高阻 z 意味着信号处于高阻状态常见于信号input, reg没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1下拉则为 0 。
2、数据类型
Verilog 最常用的 2 种数据类型就是线网wire与寄存器reg其余类型可以理解为这两种数据类型的扩展或辅助。
线网wire
wire 类型表示硬件单元之间的物理连线由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量缺省值一般为 “Z”。
寄存器reg
寄存器reg用来表示存储单元它会保持数据原有的值直到被改写。 例如在 always 块中寄存器可能被综合成边沿触发器在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源也不一定需要时钟信号。在仿真时寄存器的值可在任意时刻通过赋值操作进行改写。例如
reg rstn ;
initial beginrstn 1b0 ;#100 ;rstn 1b1 ;
end向量
当位宽大于 1 时wire 或 reg 即可声明为向量的形式。
Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。
[bit: width] : 从起始 bit 位开始递增位宽为 width。[bit-: width] : 从起始 bit 位开始递减位宽为 width。
例如
//下面 2 种赋值是等效的
A data1[5- : 2] ;
A data1[5 : 4] ;
//下面 2 种赋值是等效的
B data1[0 : 8] ;
B data1[0 : 7] ;参数
参数用来表示常量用关键字 parameter 声明只能赋值一次。 例如
parameter data_width 10d32 ;
parameter i1, j2, k3 ;
parameter mem_size data_width * 10 ;但是通过实例化的方式可以更改参数在模块中的值。 局部参数用 localparam 来声明其作用和用法与 parameter 相同区别在于它的值不能被改变。所以当参数只在本模块中调用时可用 localparam 来说明。
字符串
字符串保存在 reg 类型的变量中每个字符占用一个字节8bit。因此寄存器变量的宽度应该足够大以保证不会溢出。
字符串不能多行书写即字符串中不能包含回车符。如果寄存器变量的宽度大于字符串的大小则使用 0 来填充左边的空余位如果寄存器变量的宽度小于字符串大小则会截去字符串左边多余的数据。 例如为存储字符串 “erpao”, 需要 5*8bit 的存储单元
reg [0: 5*8-1] str ;
initial beginstr erpao;
end 在 System Verilog主要用于 Verilog 仿真的编程语言语言中已经可以直接用关键字 string 来表示字符串变量类型。
3、表达式
按位操作符
按位操作符包括取反与或|异或^同或^。 按位操作符对 2 个操作数的每 1bit 数据进行按位操作。 如果 2 个操作数位宽不相等则用 0 向左扩展补充较短的操作数。 取反操作符只有一个操作数它对操作数的每 1bit 数据进行取反操作。 下图给出了按位操作符的逻辑规则。 实例
A 4b0101 ;
B 4b1001 ;
C 4bx010 ;~A //4b1010
A B //4b0001
A | B //4b1101
A^B //4b1100
A ~^ B //4b0011
B | C //4b1011
BC //4bx000拼接操作符
拼接操作符用大括号 {} 来表示用于将多个操作数向量拼接成新的操作数向量信号间用逗号隔开。 拼接符操作数必须指定位宽常数的话也需要指定位宽。 例如
A 4b1010 ;
B 1b1 ;
Y1 {B, A[3:2], A[0], 4h3 }; //结果为Y1b1100_0011
Y2 {4{B}, 3d4}; //结果为 Y27b111_1100
Y3 {32{1b0}}; //结果为 Y332h0常用作寄存器初始化时匹配位宽的赋初值4、过程结构
详细内容请点击 Verilog-过程结构 过程结构语句有 2 种initial 与 always 语句。它们是行为级建模的 2 种基本语句。 一个模块中可以包含多个 initial 和 always 语句但 2 种语句不能嵌套使用。 这些语句在模块间并行执行与其在模块的前后顺序没有关系。 但是 initial 语句或 always 语句内部可以理解为是顺序执行的非阻塞赋值除外。 每个 initial 语句或 always 语句都会产生一个独立的控制流执行时间都是从 0 时刻开始。
initial语句
initial 语句从 0 时刻开始执行只执行一次多个 initial 块之间是相互独立的。 如果 initial 块内包含多个语句需要使用关键字 begin 和 end 组成一个块语句。 如果 initial 块内只要一条语句关键字 begin 和 end 可使用也可不使用。 initial 理论上来讲是不可综合的多用于初始化、信号检测等。
always 语句
与 initial 语句相反always 语句是重复执行的。always 语句块从 0 时刻开始执行其中的行为语句当执行完最后一条语句后便再次执行语句块中的第一条语句如此循环反复。 由于循环执行的特点always 语句多用于仿真时钟的产生信号行为的检测等。 下面用 always 产生一个 100MHz 时钟源并在 1010ns 时停止仿真代码如下
timescale 1ns/1nsmodule test ;parameter CLK_FREQ 100 ; //100MHzparameter CLK_CYCLE 1e9 / (CLK_FREQ * 1e6) ; //switch to nsreg clk ;initial clk 1b0 ; //clk is initialized to 0always #(CLK_CYCLE/2) clk ~clk ; //generating a real clock by reversingalways begin#10;if ($time 1000) begin$finish ;endendendmodule
