泉州易尔通网站建设,建站公司如何月入十万,wordpress 动态插件,品牌建设构建方向本文介绍一个FPGA开源项目#xff1a;UDP RGMII千兆以太网通信。该项目在我之前的工作中主要是用于FPGA和电脑端之间进行图像数据传输。本文简要介绍一下该项目的千兆以太网通信方案、以太网IP核的使用以及Vivado工程源代码结构。
Vivado 的 Tri Mode Ethernet MAC IP核需要付…本文介绍一个FPGA开源项目UDP RGMII千兆以太网通信。该项目在我之前的工作中主要是用于FPGA和电脑端之间进行图像数据传输。本文简要介绍一下该项目的千兆以太网通信方案、以太网IP核的使用以及Vivado工程源代码结构。
Vivado 的 Tri Mode Ethernet MAC IP核需要付费才能使用因此本文提供完整工程源码。文章末尾有该工程源码获取方式有需要的小伙伴可以收藏、分享一下。
一、软硬件平台
软件平台Vivado 2017.4; 硬件平台XC7K410TFFG900-2;
二、RGMII接口
本设计采用 RGMII 接口的 88E1512 芯片。RGMII 接口的主要优势在于它可以同时适用于1000M、100M、10M三种速率并且接口占用引脚数较少。
RGMII 使用 4bit 数据接口采用上下沿 DDRDouble Data Rate的方式在一个时钟周期内传输 8bit 数据信号即上升沿发送或者接收数据的低4位[3:0]下降沿发送或者接收数据的高4位[7:4]。同理使用 1bit 控制接口采用 DDR 的方式在一个时钟周期内传输 2bit 控制信号。
发送端tx_clktx_d[3:0]tx_ctrl 接收端rx_clkrx_d[3:0]rx_ctrl 三种速率模式
RGMII 接口适用于1000M、100M、10M三种传输速率。
当工作于1000M时时钟信号TXC和RXC均为 125MHz4bit数据信号上下沿值均有效控制信号上下沿值也均有效。
当工作于100M时时钟信号TXC和RXC均为25MHz4bit数据信号只有上升沿值[3:0]有效相当于此时数据信号切换为单沿SDRSingle Data Rata4位输模式。控制信号仍为上下沿有效。
当工作于10M时时钟信号TXC和RXC均为2.5MHz数据信号和控制信号的使用和100M速率时完全相同。
三、UDP通信方案
该以太网通信方案参考米联客例程设计硬件接口采用RGMIIIP核调用Vivado 的 Tri Mode Ethernet MAC。通信方案如下图所示最上层为用户逻辑模块用于处理和使用解析后的以太网通信数据uiudp_stack 模块采用米联客例程提供的协议栈网表文件FPGA 以太网IP核采用Tri Mode Ethernet MacPHY芯片采用 88E1512最后 RJ-45 接口通过网线与上位机连接。 下图为以太网数据环路传输测试方案在电脑上通过网络调试助手向FPGA发送任意小于1472字节长度的UDP数据包。由于Tri Mode Ethernet Mac IP核接口数据流为8bits/125M而uiudp_stack为64bits/15.625M因此需要在中间插入FIFO缓存模块进行数据位宽转换以及数据跨时钟域处理。 四、工程源码结构
下图是该项目 Vivado 工程源码结构 其中 udp_transmitUDP以太网数据收发模块 loopback_testUDP以太网数据回环传输测试模块 tri_mode_ethernet_mac_0_axi_lite_sm用于配置、读取以太网IP核寄存器等。
五、IP核参数配置
使用千兆通讯因此将速率设为 1Gbps 接口参数配置如下 另外有关 UDP 协议栈 uiudp_stack 的详细信息这里不再介绍其pdf文档和源码一起提供有需要的小伙伴可以自己去查阅。
六、其它注意事项 PHY芯片 复位信号上电后将复位信号拉高 FPGA RGMII输出 I/O 口 电平标准配置成 SSTL 电平标准。
七、源码获取方式
需要该工程源码的小伙伴请下载我的 资源《FPGA优质开源项目获取方式》 里面有Vivado工程源码免费获取方式。
