网站后台发布文章,宣威做网站建设的公司,宁波网站建设营销定制,网站后台如何登陆专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点#xff0c;刷题网站用的是牛客网 分析 分析编码器的功能表#xff1a; 当使能El1时#xff0c;编码器工作#xff1a;而当E10时#xff0c;禁止编码器工作#xff0c;此时不论8个输入端为何种状态刷题网站用的是牛客网 分析 分析编码器的功能表 当使能El1时编码器工作而当E10时禁止编码器工作此时不论8个输入端为何种状态3个输出端均为低电平且GS和EO均为低电平。 只有在EI为1且所有输入端都为0时EO输出为1.它可与另一片编码器的EI连接以便组成更多输入端的优先编码器。 GS的功能是当EI为1且至少有一个输入端有高电平信号输入时GS为1.表明编码器处于工作状态否则GS为0由此可以区分当电路所有输入端均无高电平输人或者只有I[0]输入端有高电平时Y[2:0]均为000的情况 timescale 1ns/1nsmodule encoder_83(input [7:0] I ,input EI ,output wire [2:0] Y ,output wire GS ,output wire EO
);reg [2:0] Y_r ;reg GS_r ;reg EO_r ; always (*) begin if (~EI) beginY_r 3b000 ; GS_r 0 ; EO_r 0 ; end else begin if (!I) begin Y_r 0 ; GS_r 0 ; EO_r 1 ; end else begin GS_r 1 ; EO_r 0 ; casez (I) 8b1???????: Y_r 3b111 ; 8b01??????: Y_r 3b110 ; 8b001?????: Y_r 3b101 ; 8b0001????: Y_r 3b100 ; 8b00001???: Y_r 3b011 ;8b000001??: Y_r 3b010 ; 8b0000001?: Y_r 3b001 ; 8b00000001: Y_r 3b000 ; default: Y_r 3b000 ;endcaseendendendassign Y Y_r ; assign GS GS_r ; assign EO EO_r ;endmodule
