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Xilinx FPGA的GT意思是Gigabyte Transceiver。通常称呼为Serdes、高速收发器。GT在xilinx不同系列有着不同的产品#xff0c;从7系列到UltraScale系列分别有GTP、GTX、GTZ、GTH、GTY和GTM。不同GT整体结构上类似#xff0c;为了支持越来越高的line rate#xff…1. GTX介绍
Xilinx FPGA的GT意思是Gigabyte Transceiver。通常称呼为Serdes、高速收发器。GT在xilinx不同系列有着不同的产品从7系列到UltraScale系列分别有GTP、GTX、GTZ、GTH、GTY和GTM。不同GT整体结构上类似为了支持越来越高的line rate在细节上有着不同的差异 本文参考小飞侠学FPGA 2. 使用高速收发器的原因
主要是还是速率的问题特别是在现在对于速率要求越来越高的情况下。在高速串行口之前当数据速率开始超过1gb /s时并行I/O方案就会达到物理限制原因在于并行I/O总线中接口对齐延时问题阻碍了与外部设备的有效通信并且不再能够提供可靠、经济的方式来保持信号同步之前的解决方案 两个ic上都应用一个公共时钟用于数据传输和接收各种延误在速率低的情况下还可以忽略因为延误相对于有效信号来说非常小。但随着速率的提高延误的影响越来越大甚至导致系统上的错误。 随之而来的解决方法是不依靠系统时钟发送方在发生数据的时候也发送一个同步的时钟。这样可以消除部分延迟同时由于两根线是从同一个地方发出传输距离等也很容易做的一致所以有些延迟也可以抵消 不过源同步设计导致时钟域数量的显著增加。这引入了时序约束和分析的复杂性如现场可编程设备具有有限时钟缓冲的门阵列(FPGA)以及必须定制设计每个时钟树的专用集成电路(ASIC)。这个问题在大型并行总线上更加严重因为电路板设计的限制常常迫使每个数据总线使用多个转发时钟。因此32位总线可能需要4个甚至8个转发时钟。 还有一种自同步的模式。它一数据线带着时钟奔向你相对自同步来说它不需要那么多的时钟线了随之而来的时钟复制也不需要。但比特率变动时需要额外的手段来纠正。如果数据包含相当多的连续零或连续一那么可能出现失同步的情况。此外在传输中噪声或者干扰可能会导致误码。
3. 本文目的
因为GTX的协议会非常复杂这篇文章的目的是快速掌握如何使用IP核
4. 简单理解
理解为一个高速并串转换器(串行速率可达几十G)把你给它的并行数据转换为串行输出或者给它串行数据它会给你转换为并行数据。它可以单独作为发送装置或接收装置也可以一起运行。 这里有一点像RGMII在FPGA侧是单边沿传输先把从PHY芯片接收到的双边沿的RGMII信号转为单边沿的GMII信号也就是说FPGA要对以太网的数据进行处理的话先把来自PHY芯片的双边沿信号转化为单边沿的信号。 可以自定义协议来实现通信它也经常用来配合其他IP核实现协议通信。比如常用于两块板子之间通信的Auraro协议可以配合Xilinx 提供的 Aurora IP 核来实现。GTx主要负责物理层Physical Layer数据的发送和接收包括一系列的物理层任务如信号的串行化和解串行化、编码和解码、时钟恢复等。 Aurora IP 核则负责帧生成和检查、错误处理、信道初始化、链路状态管理等功能。它还支持以下的协议
5. 使用方法
配置IP核-生成相应的例程-更改部分程序满足自己的需求~
