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news 2026/4/8 12:30:51

一个虚拟主机绑定2个网站,国外网页设计网站,seo研究协会网是干什么的,太原网站建设山西悉云科技实验三模型机组合部件的实现#xff08;二#xff09;#xff08;实验报告格式案例#xff09; 班级计XXXXX 姓名 wolf 学号 2021080XXXXX 一、实验目的 1#xff0e;了解简易模型机的内部结构和工作原理。 2#xff0e;分析模型机的功能二实验报告格式案例班级计XXXXX 姓名 wolf 学号 2021080XXXXX 一、实验目的 1了解简易模型机的内部结构和工作原理。 2分析模型机的功能设计 8 重 3-1 多路复用器。 3分析模型机的功能设计移位逻辑。 4分析模型机的工作原理设计模型机控制信号产生逻辑。二、实验内容 1用 VERILOG 语言设计模型机的 8 重 3-1 多路复用器 2用 VERILOG 语言设计模型机的移位模块 3用 VERILOG 语言设计模型机的控制信号产生逻辑。 [A]补2*4-A 三、实验过程 1、8重3-1多路复用器创建工程选择的芯片为familyCyclone IInameEP2C5T144C8 步骤【File】-【new project wizard】-【next】-【next】-【properties】 -【next】-选择芯片类型 familyCyclone IIname EP2C5T144C8-【next】 -【finish】完成工程创建。编写源代码【file】-【Verilog HDL】-写好源代码保存文件 C) 编译与调试包含编译调试过程中的错误、警告信息以及资源消耗 D) RTL视图视图分析分析由视图可得视图左边为输入右边为输出。其中连接有一系列的元器件。比如比较器当输入相等时输出 1不相等时输出 0还有大部分的 2-1 选择器构成当控制信号为 0 时输出第一位控制信号为 1 时输出第二位。图中输入信号为 madd和 abc输出信号为 y。各个输出端口之间通过导线相连。结论一个功能的实现需要经过多重门的处理后才能实现一个元件的内部原理结构图十分复杂。 E) 功能仿真波形结果分析及结论分析功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。由仿真波形可得对于输入状态的变化输出结果实时变化没有延迟其结果与电路设计的真值表的结果相对应。 madd00 时控制输出 y 等于 a正确 madd01 时控制输出 y 等于 b正确 Madd10 时控制输出 y 等于 c正确 Madd11 时控制输出高阻态正确结论功能仿真操作简单能体现和验证实验的功能但忽略延迟的影响会使结果与实际结果有一定误差。 F) 时序仿真波形结果分析及结论分析时序仿真是指在布线后进行是最接近真实器件运行的仿真它与特定的器件有关又包含了器件和布线的延时信息。由波形可得当输入状态发生改变时输出结果并未同时改变而是有一定延迟同时由于输入状态的改变导致电路出现“冒险”导致输出结果并未与预期结果相同。结论时序仿真可以用来验证程序在目标器件中的时序关系。同时考虑了器件的延迟后其输出结果跟接近实际情况但是考虑的情况过多不容易操作容易产生错误。时序仿真不仅反应出输出和输入的逻辑关系同时还计算了时间的延时信息是与实际系统更接近的一种仿真结果。不过要注意的是这个时间延时是仿真软件“估算”出来的。 G) 时序分析操作方法是编译后在compilation report中选择【timing analysis】-【summary】和【tpd】结果分析及结论分析由图可得Timing Analyzer Summmary 总结所有经典定时分析的结果并报告每个定时特性的最坏情况定时。比如从 b[7]到 y[7]的最坏定时情况的 tpd 为 12.852ns。下面的tpd 报告表则给出了源节点和目标节点之间的 tpd 延迟间比如第二行中 a[7]到 y[7] 的tpd 为 13.820ns。结论实际连接图中个元器件连接之间是存在时间延迟的而且不同的元器件之间的时间延迟也不相同。 2、移位逻辑 A创建工程选择的芯片为familyFLEX10KnameEPF10K20TI144-4 B) 编写源代码编译与调试包含编译调试过程中的错误、警告信息以及资源消耗警告信息无警告信息资源消耗 D) RTL视图结果分析分析由视图可得视图左边为输入右边为输出。其中连接有一系列的元器件。比如比较器当输入相等时输出 1不相等时输出 0还有大部分的 2-1 选择器构成当控制信号为0 时输出第一位控制信号为 1 时输出第二位。图中输入信号为 fbusfrbusflbus 和 a输出信号为 w。各个输出端口之间通过导线相连。结论一个功能的实现需要经过多重门的处理后才能实现一个元件的内部原理结构图十分复杂。 E) 功能仿真波形结果分析及结论分析功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。由仿真波形可得对于输入状态的变化输出结果实时变化没有延迟其结果与电路设计的真值表的结果相对应。当fbus1frbus0flbus0不执行移位操作输出等于输入cf 不改变当fbus0frbus1flbus0执行右移输出等于输入右移移位有进位的话cf为1 当fbus0frbus0flbus1执行左移输出等于输入左移一位cf 不改变当控制信号全为 0 时输出为高阻态正确结论功能仿真操作简单能体现和验证实验的功能但忽略延迟的影响会使结果与实际结果有一定误差。 F) 时序仿真波形结果分析及结论分析时序仿真是指在布线后进行是最接近真实器件运行的仿真它与特定的器件有关又包含了器件和布线的延时信息。由波形可得当输入状态发生改变时输出结果并未同时改变而是有一定延迟同时由于输入状态的改变导致电路出现“冒险”导致输出结果并未与预期结果相同。结论时序仿真可以用来验证程序在目标器件中的时序关系。同时考虑了器件的延迟后其输出结果跟接近实际情况但是考虑的情况过多不容易操作容易产生错误。时序仿真不仅反应出输出和输入的逻辑关系同时还计算了时间的延时信息是与实际系统更接近的一种仿真结果。不过要注意的是这个时间延时是仿真软件“估算”出来的。 G) 时序分析结果分析及结论分析由图可得Timing Analyzer Summmary 总结所有经典定时分析的结果并报告每个定时特性的最坏情况定时。比如从 fbus 到 w[0] 的最坏定时情况的 tpd 为 20.700ns。下面的 tpd 报告表则给出了源节点和目标节点之间的 tpd 延迟时间比如第二行中 fbus 到 w[7] 的tpd 为 20.700ns。结论实际连接图中个元器件连接之间是存在时间延迟的而且不同的元器件之间的时间延迟也不相同。 3、控制信号产生逻辑 A创建工程选择的芯片为familyFLEX10KnameEPF10K20TI144-4 B) 编写源代码编译与调试包含编译调试过程中的错误、警告信息以及资源消耗D) RTL视图结果分析由视图可得视图左边为输入右边为输出。其中连接有一系列的元器件。比如比较器当输入相等时输出 1不相等时输出 0还有大部分的与或门。图中输入信号为 sm 等20 个输出信号包括 reg_ra 等 19 种情况。各个输出端口之间通过导线相连。结论一个功能的实现需要经过多重门的处理后才能实现一个元件的内部原理结构图十分复杂。 E) 功能仿真波形结果分析及结论分析功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。由仿真波形可得对于输入状态的变化输出结果实时变化没有延迟其结果与电路设计的真值表的结果相对应。 1当 mova 指令执行时shi_fbus 和 sm_en 输出 1其他输出为 0madd 输出 00 alu_s 输出为 1100reg_ra 输出 01reg_wa 输出 00正确 2当 movb 指令执行时ram_xl 和 shi_fbus 和 reg_we 和 sm_en 输出为 1其他输出为 0madd 输出为 10alu_s 输出为 1100reg_ra 输出 01reg_wa 输出 11正确 3当 movc 指令执行时ram_dl 和 sm_en 输出为 1其他输出为 0madd 输出 01 alu_s 输出 1100reg_ra 输出 11reg_wa 输出 01正确 4当 add 指令执行时shi_fbusalu_encf_enzf_ensm_en 输出为 1其他输出为 0alu_s 为 1001reg_ra 输出 01reg_wa 输出 00正确 5当 sub 指令执行时shi_fbus 和 alu_mcf_enzf_en 和 sm_en 输出为 1其他输出为 0alu_s 输出 0110reg_ra 输出 01reg_wa 输出 00正确 6当 and1 指令执行时shi_fbus 和 alu_m 和 sm_en 输出 1其他输出 0alu_s 输出 1011reg_ra 输出 01reg_wa 输出 00正确 7not1 指令执行时shi_fbus 和 alu_m 和 sm_en 输出 1其他输出 0alu_s 输出 0101 reg_ra 输出 00reg_wa 输出 00正确 8rsl 指令执行时shi_flbus 和 alu_m 和 cf_en 和 sm_en 输出 0其他输出 0alu_s 输出 1010reg_ra 和 reg_wa 输出 00正确 9rsr 指令执行时shi_frbus 和 alu_m 和 cf_en 和 sm_en 输出 1其他输出 0alu_s 输出 10110reg_ra 输出 11reg_wa 输出 00正确 10jmp 指令执行时ram_dlpc_ldreg_we 和 sm_en 输出 1其他输出 0alu_s 输出 0001reg_ra 和 reg_wa 输出 00正确 11jz 指令为 1 和 jc 指令为 1 时若 z 和 c 为 1 时ram_dl 和 pc_ld 和 reg_we 和 sm_en输出为 1其他输出为 0正确若 z 和 c 为 0 时pc_inc 和 reg_we 和 sm_en 输出 1其他输出 0正确 12in1 指令执行时sm_en 和 in_en 输出 1其他输出 0正确 13out1 指令执行时sm_en 和 out_en 输出 1其他输出 0正确 14nop 指令执行时sm_en 输出 1其他输出 0正确 15halt 指令执行时输出全为 0正确结论功能仿真操作简单能体现和验证实验的功能但忽略延迟的影响会使结果与实际结果有一定误差。0reg_ra 输出 11reg_wa 输出 00正确 F) 时序仿真波形分析时序仿真是指在布线后进行是最接近真实器件运行的仿真它与特定的器件有关又包含了器件和布线的延时信息。由波形可得当输入状态发生改变时输出结果并未同时改变而是有一定延迟同时由于输入状态的改变导致电路出现“冒险”导致输出结果并未与预期结果相同。结论时序仿真可以用来验证程序在目标器件中的时序关系。同时考虑了器件的延迟后其输出结果跟接近实际情况但是考虑的情况过多不容易操作容易产生错误。时序仿真不仅反应出输出和输入的逻辑关系同时还计算了时间的延时信息是与实际系统更接近的一种仿真结果。不过要注意的是这个时间延时是仿真软件“估算”出来的。 G) 时序分析结果分析及结论分析由图可得Timing Analyzer Summmary 总结所有经典定时分析的结果并报告每个定时特性的最坏情况定时。比如从 sub 到 reg_we 的最坏定时情况的 tpd 为 26.600ns。下面的 tpd 报告表则给出了源节点和目标节点之间的 tpd 延迟时间比如第二行中 and1 到 reg_we 的 tpd 为 26.300ns。结论实际连接图中个元器件连接之间是存在时间延迟的而且不同的元器件之间的时间延迟也不相同。四、思考题 1移位逻辑不工作时输出应该为何值为什么答输出应成高阻防止数据通路发生冲突产生主线竞争。 2移位逻辑的输出Cf应该如何处理答当fbus1frbus0flbus0不执行移位操作输出等于输入cf 不改变当fbus0frbus1flbus0执行右移输出等于输入右移移位有进位的话cf为1 当fbus0frbus0flbus1执行左移输出等于输入左移一位cf 不改变当控制信号全为 0 时输出为高阻态 3如何产生正确的控制信号以及具体的编程实现答应当逐个分析每个控制信号在不同的指令下对应的状态利用逻辑函数进行状态的总和。五、实验总结、必得体会及建议 1、从需要掌握的理论、遇到的困难、解决的办法以及经验教训等方面进行总结。 1需要掌握的理论基本了解了简易模型机的内部结构和工作原理。同时熟悉了选择器移位逻辑控制器的工作原理。学会使用 Verilog 语言编写电路。 2遇到的困难对于 QuartusII 的使用还不够熟练特别是进行波形仿真的功能仿真和时许仿真分别怎么操作的方面有一定不足。 3解决方法通过上网查询相关资料和询问同学后得以解决问题并通过分析报告发现电路中的问题。有不理解的还请教了老师不仅收获了方法还掌握的技巧。 4经验教训对于电子电路的学习一定要肯动手光是看是学不会的一定要落到实处多自己使用软件进行仿真才能加深对于这门课程的理解。 2、对本实验内容、过程和方法的改进建议可选项。控制器各个控制信号的输出功能表十分重要可以先引导同学们列出这个对应表。

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