做网站机构,茂名网站建设哪家强,精美的php个人网站源码,asp.net获取网站的域名PLL AGM FPGA 在配置成功时#xff0c;PLL 已经完成锁定#xff0c;lock 信号已经变高#xff1b;如果原设计中用 lock 信号输出实现系统 reset 的复位功能#xff0c;就不能正确完成上电复位#xff1b;同时#xff0c;为了保证 PLL 相移的稳定#xff0c;我们需要在 P… PLL AGM FPGA 在配置成功时PLL 已经完成锁定lock 信号已经变高如果原设计中用 lock 信号输出实现系统 reset 的复位功能就不能正确完成上电复位同时为了保证 PLL 相移的稳定我们需要在 PLL 启动后做个延时的复位设计中可以参考下面 Verilog 代码这里需要 PLL 的 areset 或 pfdena 引出通过复位信号控制。 Flash 管脚 如果在设计中对配置 FLASH 进行读写则要在 Quartus II 中把 4 个 SPI 配置管脚设置为“Use as regular I/O”。 VccINT 如果 FPGA 的资源利用率达到 90%以上且时序要求较高建议把 1.2V 的 VccINT 电压升高到正常电压范围的 1.25V会有效提高 FPGA 性能和稳定性。 FLASH 编程文件 烧写配置用 SPI FLASH使用 XXX_master.bin可通过 FLASH 编程器烧写。如使用其它兼容Altera POF 文件的烧写工具需注意 Altera 文件 MSB-LSB 为反向需倒置后才可正确烧写。 AS 在线烧写 FLASH 如果使用 USB-Blaster 通过 AS 接口在线烧写配置用 SPI FLASH由于 AG10K 的 DCLK、nCSO、ASDO 管脚并未输出三态因此需分别串接 1KΩ 电阻使得 USB-Blaster 驱动能力高过这些管脚的输出能力且 DCLK 时钟降低频率即可实现正常烧写和配置。 如FPGA有JTAG接口则可直接通过Supra软件烧写XXX_master.prg文件到已连接的SPI FLASH中无需通过 AS 接口更为方便 CLK 输入管脚 CLK 专用输入管脚没有内部上拉电阻所以在悬空没有输入状态时会得到 0 的电平数据。 这和 Altera EP4C 的高电平结果不同。如果正常输入时钟或信号则没有影响。 Latch 锁存器 支持 latch, 但建议设计不用 latch, 异步电路时序不容易分析操作建议不使用。
8.Conf_done 所有 fpga 逻辑必须发生在 fpga 配置完成之后conf_done 为高否则 fpga 无法稳定接受开始工作。 除法器 如设计中使用了除法器需对除法器的路径设置 multicycle。除法器的 latency 即为 multicycle的时钟数。如无法满足 timing建议增加除法器的 latency。 烧写文件压缩 AG10K 支持 AS 模式的烧写文件压缩以减少存储空间。但不同设计压缩出的文件大小不一如需统一文件存储空间可选非压缩方式。 AG10K 不支持 PS 模式的烧写文件压缩。原设计里如果选了压缩请取消或者在 AGM 项目中的 DesignName.asf 中加入 set_global_assignment -name ON_CHIP_BITSTREAM_DECOMPRESSION OFF 3.3V IO 软件中要按实际 IO 电压正确设置。Quartus II 中对 IO standard 的默认为 2.5V如果实际采用3.3V需要修改 IO 默认值为 3.3V。
AG10KSDE176由于 SDRAM 为 3.3VVCCIO 必须使用 3.3V软件中也要设置正确。 电源上电顺序 AG10K 3.3V VCCIO 电源应略先于 VCCINT 1.2V 和 2.5V 上电这样保证 FPGA 在启动配置前使得配置 FLASH3.3V启动完成从而避免上电配置失败。 PLL 时钟输出 为了避免时钟域 skew 或 jitter如果需要同频率同相位的时钟驱动不同功能尽可能合并成同一个时钟进行处理不要采用多个同样的输出时钟这种方式避免跨时钟域的情况出现。 不同频的时钟尽可能采用 RAM 或者 FIFO 交互如果寄存器直接交互尽可能通过设计保证时钟采样在数据中间位置。 逻辑资源优化 当逻辑资源比较紧张时推荐将同步复位改为异步复位可以节省一定的逻辑资源
AG10KL144H 转换注意事项 AG10KL144H 为 AG10KL144 升级型号封装管脚兼容性能更优增加部分功能特性。 芯片丝印根据不同批次有 2 种均为正确标识。 型号标识为 AG10KL144H 日期编码DATE CODE后加 H型号标识仍为 AG10KL144 原 AG10KL144 设计替换为 144H需要注意以下事项 Supra 原工程需要重新编译Device 选择 AG10KL144H其它设置可以不变。 AG10KL144 PLL 的复位控制可以省去如已加入也可正常使用。参考上节 1. AS 口烧写 FLASH 用 XXX_master_as.prg 文件SPI 端口不需串接电阻。参考上节 5. PS 烧写可以支持数据文件的压缩。参考上节 10. 原 AG10KL144 的 Dual-Boot IP: alta_boot 已取消可以用 Remote-Upgrade IP 替代具体 可以参考 Manual_remote.pdf 文档。 原 AG10KL144 的 MCU IPalta_mcu 已取消可以用 alta_mcu_m3 替代。 新增支持 Quartus II 中的 Signal Tap 功能编译烧录后可使用。
