家乡ppt模板免费下载网站,网站做百度推广吗,phpcmsv9手机网站源码,hao123网站模板1. 简述FPGA等可编程逻辑器件设计流程
答#xff1a;系统设计电路构思#xff0c;设计说明与设计划分#xff0c; 电路设计与输入#xff08;HDL代码、原理图#xff09;#xff0c; 功能仿真与测试#xff0c; 逻辑综合#xff0c; 门级综合#xff0c; 逻辑验证与测…1. 简述FPGA等可编程逻辑器件设计流程
答系统设计电路构思设计说明与设计划分 电路设计与输入HDL代码、原理图 功能仿真与测试 逻辑综合 门级综合 逻辑验证与测试综合后仿真 布局布线 时序仿真 板级验证与仿真 加载配置 在线调试。
2. FPGA选型时要考虑哪些方面
答需要的逻辑资源、应用的速度要求功耗可靠性价格开发环境和开发人员的熟悉程度。 1) FPGA平台选择根据应用的需求和算法复杂度等因素选择合适的FPGA芯片。不同的FPGA芯片具有不同的资源和性能特征因此需要根据应用要求进行权衡。 2) 开发工具选择选择可编程逻辑开发工具如Xilinx Vivado或Intel Quartus Prime等以实现设计、调试和验证。 3) 接口标准支持根据应用需要选择与外部组件通信所需的接口标准例如PCI Express、Ethernet、USB等。 4) 系统架构设计根据应用的需求和算法复杂度设计FPGA系统架构并选择合适的IP核和算法实现方法。 5) 性能评估与测试通过性能评估和测试验证FPGA原型的正确性和性能是否符合预期并针对性地进行优化。评估和测试的方式包括仿真、实验室测试和现场测试等。 6) 电源管理和散热设计由于FPGA芯片功耗较高在系统设计中需要考虑电源管理和散热设计等问题以确保FPGA原型稳定运行。 7) 成本和时间预算在选择FPGA平台和开发工具以及进行系统设计时需要考虑成本和时间预算等问题。这些问题涉及到硬件和软件开发的成本、成品率、生产周期和市场前景等因素。
3. FPGA中底层资源有哪些
答FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)、Dedicated Multipliers(专用乘法器)、DCM(数字时钟管理单元)、I/O端口。
4. FPGA的外围电路由哪些
答基础类外围接口LED、拨码开关、按键 显示类外围接口字符LCD、VGA接口 通信类外围接口UART、USB2.0 电源、时钟和复位电路
5. 你知道那些常用逻辑电平?TTL与CMOS电平可以互联吗其中高速的逻辑电平有哪些
答常用的逻辑电平标准有TTL、CMOS、LVTTL、ECL、PECL、GTLRS232、RS422、LVDS。 TTL和CMOS不可以直接互连由于TTL是在0.3-3.6V之间而CMOS则是有在12V的有在5V的CMOS输出接到TTL是可以直接互连。 高速逻辑电平LVDS、GTL、PGTL、CML、HSTL、SSTL等。 TTL:0.3~3.6V LVTTL: CMOS:5V或者12V
6. 简要描述SRAM、Flash Memory、DRAM的区别以及nor flash和nand flash的区别。
答 1) RAM又分为SRAM和DRAM SRAM静态随机存储器存取速度快价格昂贵一般用在CPU一二级缓冲掉电资料消失持续供电时资料一直存在不需要动态刷新。 DRAM动态随机存储器存取速度比SRAM慢但快于ROM价格稍微便宜掉电资料丢失供电时需要刷新电路因为栅极会漏电 SDRAM同步动态随机存储器比DRAM多一个同步时钟。 FLASH闪存结合了ROM和RAM的优点电子可擦除断电不丢失数据读取速度快如U盘、MP3等 2) FLASH主要分NAND FLASH和NOR FLASH。NOR和NAND是两种非易失闪存 NOR的读速度比NAND稍快一些。 NAND的写入速度比NOR快很多。 NAND的4ms擦除速度远比NOR的5s快。 norflash数据线和地址线分开能够实现ram一样的随机寻址功能。能够读取不论什么一个字节。可是擦除仍要按块来擦。 nandflash相同是按块擦除可是数据线和地址线复用不能利用地址线随机寻址。读取仅仅能按页来读取。
7. 什么是同步逻辑和异步逻辑?
答整个设计中只有一个全局时钟成为同步逻辑多时钟系统逻辑设计成为异步逻辑。
8. 什么是竞争和冒险并举例说明竞争和冒险怎样消除
答在组合逻辑中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法一是添加布尔式的消去项二是在芯片外部加电容。
9. 多时域设计中如何处理信号跨时域
答建立和保持时间如果数据发生变化就可能发生亚稳态现象。一般来说在单一时钟域的设计中只要系统电路的fmax能够保证就可以避免亚稳态的发生但是在跨时钟域的时钟的相位是异步的亚稳态将无法避免。 此时在跨时钟设计时的解决亚稳态的思想是虽然亚稳态无法避免但可以对不同的时钟域之间信号进行同步处理防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。使得在发生亚稳态后系统仍然可以稳定地工作。 单根信号下对第2个时钟用D触发器打2拍就可以将亚稳态的影响减少到可以忽略的地步。 多根信号下握手速度太慢异步FIFO多相位/高频时钟多次采样数据。
10. IC设计中同步复位与异步复位的区别
答同步复位在时钟沿采复位信号完成复位动作。 异步复位不管时钟只要复位信号满足条件就完成复位动作。 异步复位对复位信号要求比较高不能有毛刺如果其与时钟关系不确定也可能出现亚稳态。
11. 什么是同步逻辑和异步逻辑
答同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
12. 同步电路和异步电路的区别
答电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作而异步电路不使用时钟脉冲做同步其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点–无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性–因此近年来对异步电路研究增加快速。 异步电路主要是组合逻辑电路用于产生地址译码器、FIFO或RAM的读写控制信号脉冲其逻辑输出与任何时钟信号都没有关系译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 同步时序逻辑电路的特点各触发器的时钟端全部连接在一起并接在系统时钟端只有当时钟脉冲到来时电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来此时无论外部输入有无变化状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点电路中除可以使用带时钟的触发器外还可以使用不带时钟的触发器和延迟元件作为存储元件电路中没有统一的时钟电路状态的改变由外部输入的变化直接引起。
13. 对于多位的异步信号如何进行同步
答对以一位的异步信号可以使用一位同步器进行同步而对于多位的异步信号可以采用如下方法 (1) 可以采用保持寄存器加握手信号的方法多数据控制地址 (2) 特殊的具体应用电路结构根据应用的不同而不同 (3) 异步FIFO。最常用的缓存单元是DPRAM
14. PLL和DLL有什么区别
答 DLL是基于数字抽样方式在输入时钟和反馈时钟之间插入延迟使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。 PLL使用了电压控制延迟用VCO来实现和DLL中类试的延迟功能。又称模拟锁相环。功能上都可以实现倍频、分频、占空比调整但是PLL调节范围更大。
15. Latch和Register区别
答本质的区别在于latch是电平触发register是边沿触发。 register在同一时钟边沿触发下动作符合同步电路的设计思想而latch则属于异步电路设计往往会导致时序分析困难不适当的应用latch则会大量浪费芯片资源。时序设计中尽量使用register触发。
16. 锁存器Latch和触发器flip-flop区别行为描述中Latch如何产生
答本质的区别在于latch是电平触发flip-flop是边沿触发。 1) latch由电平触发非同步控制。在使能信号有效时latch相当于通路在使能信号无效时latch保持输出状态。DFF由时钟沿触发同步控制。 2) latch容易产生毛刺glitchDFF则不易产生毛刺。 3) 如果使用门电路来搭建latch和DFF则latch消耗的门资源比DFF要少这是latch比DFF优越的地方。 4) latch将静态时序分析变得极为复杂。一般的设计规则是在绝大多数设计中避免产生latch。 行为描述中如果对应所有可能输入条件有的输入没有对应明确的输出系统会综合出latch。 比如always(a or b) //缺少else语句 begin if(a1) a b; end
17. MOORE与MEELEY状态机的特征
答Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化。Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关。
18. 状态机的编码方式有哪几种
答二进制格雷码和独热码
19. 什么是三态门简要描述两个三态门对接的示意图。
答三态门是指逻辑门的输出除有高、低电平两种状态外还有第三种状态——高阻状态的门电路。高阻态相当于隔断状态电阻很大相当于开路。三态门都有一个EN控制使能端来控制门电路的通断。可以具备这三种状态的器件就叫做三态门。 两个三态门的输出特定条件下可以直接连接在一起特定条件就是当两个三态门有一个处于高阻抗输出状态时。
