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在Vivado Design Suite中您可以在RTL中添加和管理IP子系统块设计.bd项目或设计。使用Vivado IP集成程序您可以创建IP子系统块设计。IP集成程序使您能够通过实例化和将Vivado IP目录中的多个IP核互连。可以交互创建设计通过Vivado IDE中的IP integrator画布或通过Tcl命令编程。对于有关使用IP集成程序的信息请参阅《Vivado Design Suite用户指南设计IP》使用IP集成器的子系统UG994。
重要AMD Vivado™ IP集成商是Xilinx Platform StudioXPS的新替代品嵌入式处理器设计包括针对AMD Zynq的设计™ 7000台设备和MicroBlaze™处理器。要将现有的XPS设计转移到Vivado IP集成程序中请参阅从XPS迁移到IPISE到Vivado设计套件迁移指南中的Integrator主题
1.在流导航器中展开IP Integrator。
2.选择“创建块设计”。
这将打开Vivado IP集成器设计画布允许您在块中添加和连接IP设计请参阅Vivado Design Suite用户指南中的此链接使用IP设计IP子系统IntegratorUG994了解创建新块体设计的详细信息。
3.保存新的块设计时它会自动添加到当前项目中。您也可以在当前项目之外创建块设计以创建的存储库可以重复使用并添加到许多不同项目中的块设计。有关更多信息关于在当前项目之外创建块设计请参阅Vivado design Suite中的此链接
用户指南使用IP Integrator设计IP子系统UG994。
注有关创建嵌入式处理器块设计的信息请使用MicroBlaze™ 处理器或针对Zynq 7000设备请参阅MicroBlaze处理器嵌入式设计用户指南UG1579。
添加现有块设计
添加在项目外部创建的块设计源该块设计源可能位于块设计的存储库您可以像使用任何其他命令一样使用“添加源”命令来源有关详细信息请参见添加设计源。
将现有块设计添加到当前项目中时项目可能会针对不同的AMD的部分比最初针对的部分块设计。这将导致所有IP用于被锁定并且需要更新的块设计。运行工具-report_ip_status以确定通过创建新块导入的ip的状态设计用于添加现有块设计源的Tcl命令
以下是相关的Tcl命令 • Tcl Command: report_ip_status • Tcl Command Example: report_ip_status -name ip_status 重要当您尝试时锁定的IP会报告为以下严重警告消息生成块设计的输出产品[BD 41-1336]一个或多个IP被锁定在此方块设计。有关如何解决此问题的更多详细信息和建议请运行report_ip_status。 1.要解锁IP和块设计请在的“IP源”选项卡中右键单击块设计“源”窗口然后选择“报告IP状态”命令。“IP状态”报告将显示解锁块设计所需的IP部件更改。 2.在IP Status报告窗口中选择Upgrade Selected命令升级IP在块设计中使用以针对当前项目中使用的新零件。将块设计添加到当前项目后必须生成输出Vivado设计套件所需的产品以支持整个街区的设计设计流程。 生成块设计的输出产品 一旦块设计完成并验证了设计输出产品必须生成以在整个设计流程中支持块设计。这些输出产品 包括诸如Verilog或VHDL实例化模板或HDL包装文件之类的文件以便于将块设计集成到当前项目中设计约束文件XDC包括为块设计提供时序或物理约束以及合成网表或设计检查点以支持块设计。块设计的输出产品以当前的目标语言生成项目如果无法在中生成块设计中使用的特定IP的源文件目标语言一条消息返回到Tcl控制台输出产品将以可用或支持的语言生成。 要生成输出产品请右键单击块设计并选择“生成输出”“产品”命令或从“流导航器”中选择“生成块设计”。将显示“生成输出产品”对话框如下所示。 生成输出产品还生成块设计的顶级网表。这个网表是根据的目标语言设置以VHDL或Verilog生成的当前项目。默认情况下为块内的每个IP创建合成设计检查点DCP文件设计以加快合成时间。您可以通过选择Out of来更改合成模式“生成输出产品”对话框上的“块设计”单选按钮的上下文。了解更多有关使用上下文外流的信息请参阅Vivado Design Suite用户中的此链接指南使用IP IntegratorUG994设计IP子系统。创建并生成块设计后您需要将其实例化到您的设计中通过选择方块设计RMB → 创建包装器或通过实例化块设计在您自己的RTL中。在创建过程中将出现对话框。 如果要修改包装请选择“复制生成的包装”以允许用户编辑否则选择“让Vivado管理包装”以自动更新。将块设计实例化到当前项目中IP积分器块设计可以实例化到HDL设计的层次结构中或者它可以是定义为设计层次结构的顶层。要将块设计集成到现有的设计层次结构中请打开的HDL包装方块设计。当您生成输出产品。HDL包装器提供Verilog模块声明或者用于块设计的VHDL实体声明并创建块设计模块的实例包装中。您可以在HDL包装中编辑实例定义并将其剪切粘贴到设计层次结构。 HDL包装器也可以用于将块设计定义为设计的顶层。对于有关详细信息请参阅《Vivado Design Suite用户指南使用设计IP子系统》中的此链接IP集成器UG994。
