安卓手机做网站,成都私人视频网站制作平台,天津网站建设多少钱,传奇目录 1、前言免责声明 2、我这里已有的 GT 高速接口解决方案3、设计思路框架HSSTLP详解HSSTLP基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明 硬件设计HSSTLP IP调用和配置 4、PDS工程详解5、上板调试验证并演示6、福利#xff1a;工程代码的获取 紫光同创FPGA实… 目录 1、前言免责声明 2、我这里已有的 GT 高速接口解决方案3、设计思路框架HSSTLP详解HSSTLP基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明 硬件设计HSSTLP IP调用和配置 4、PDS工程详解5、上板调试验证并演示6、福利工程代码的获取 紫光同创FPGA实现HSSTLP高速接口通信8b/10b编解码数据回环提供PDS工程源码和技术支持 1、前言
2019年初我刚出道时还是Xilinx遥遥领先的时代(现在貌似也是)那时的国产FPGA还处于黑铁段位国产FPGA仰望Xilinx情不自禁道你以为躲在这里就找不到你吗没用的你那样拉轰的男人无论在哪里都像黑夜里的发光虫那样的鲜明、那样的出众你那忧郁的眼神稀嘘的胡渣子神乎其技的刀法还有那杯Dry martine都深深的迷住了我。。。然而才短短4年如今的国产FPGA属于百家争鸣、百花齐放、八仙过海、神仙打架、方兴未艾、得陇望蜀、友商都是XX的喜极而泣之局面面对此情此景不得不吟唱老人家的诗句魏武挥鞭东临碣石有遗篇萧瑟秋风今又是换了人间。。。 言归正传目前对于国产FPGA的共识有以下几点 1性价比高与同级别国外大厂芯片相比价格相差几倍甚至十几倍 2自主可控国产FPGA拥有完整自主知识产权的产业链从芯片到相关EDA工具 3响应迅速FAE技术支持比较到位及时解决开发过程中遇到的问题毕竟中文数据手册。。 4采购方便产业链自主可控采购便捷
没玩过高速接口都不好意思说自己玩儿过FPGA这是CSDN某大佬说过的一句话鄙人深信不疑。。。本文使用紫光同创的PG2L100H-6FBG676 FPGA实现HSSTLP高速接口通信实现提供紫光同创FPGA的HSSTLP IP核文件将PCIE IP配置为8b/10b编解码协议单线线速率为1.25G你也可以配置为更高速率进行测试然后生成默认的Example工程并对Example工程做小幅修改即可完成数据回环测试下载bit后通过调试窗口查看收发数据的波形进行验证这个工程是做HSSTLP高速接口通信的基础只有把数据回环玩儿起来了才能做更高端的其他诸如视频图像、AD/DA等数据的传输
本设计提供1套Pango Design Suite 2021.4版本的工程源码提供HSSTLP IP核文件
本博客详细描述了紫光同创FPGA实现HSSTLP高速接口通信的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域
提供完整的、跑通的工程源码和技术支持 工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后
免责声明
本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。
2、我这里已有的 GT 高速接口解决方案
我的主页有FPGA GT 高速接口专栏该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程其中 GTP基于A7系列FPGA开发板搭建GTX基于K7或者ZYNQ系列FPGA开发板搭建GTH基于KU或者V7系列FPGA开发板搭建GTY基于KU系列FPGA开发板搭建以下是专栏地址 点击直接前往
3、设计思路框架
本文使用紫光同创的PG2L100H-6FBG676 FPGA实现HSSTLP高速接口通信实现提供紫光同创FPGA的HSSTLP IP核文件将PCIE IP配置为8b/10b编解码协议单线线速率为1.25G你也可以配置为更高速率进行测试然后生成默认的Example工程并对Example工程做小幅修改即可完成数据回环测试下载bit后通过调试窗口查看收发数据的波形进行验证这个工程是做HSSTLP高速接口通信的基础只有把数据回环玩儿起来了才能做更高端的其他诸如视频图像、AD/DA等数据的传输工程设计框图如下
HSSTLP详解
HSSTLP基本了解
Pango 的 Logos2 系列 FPGA 集成了串行高速收发器 HSSTLP可以实现高速串行数据通信。其性能基本可以对标Xilinx的GTP稳定性暂且未知毕竟没有大规模应用过HSSTLP收发器支持不同的串行传输接口或协议支持 PCI Express GEN1 PCI ExpressGEN2,XAUI,千兆以太网,CPRI,SRIO 等协议每通道的收发速度高达 6.6 Gb/s 每个 HSSTLP 由两个 PLL 和四个收发 LANE 组成其中每个 LANE 又包括四个组件 PCS TransmitterPMA Transmitter PCS Receiver PMA Receiver。 PCS Transmitter 和 PMA Transmitter组成发送通路PCS Receiver 和 PMA Receiver 组成接收通路。 HSSTLP 的结构示意图
HSSTLP之时钟
HSSTLP 每 个 模 块 有 两 个 差 分 参 考 时 钟 输 入 管 脚 (HSSTREFCLK0P/N_QRX 和HSSTREFCLK1P/N_QRX作为 HSSTLP 模块的参考时钟源用户可以自行选择。在我的核心板上有 2路 125Mhz 的 HSSTLP 的参考时钟连接到 Q3 与 Q6HSSTLP 时钟输入管脚上作为 HSSTLP 的参考时钟。进入到 PLL0 和 PLL1 中后产生 TX 和 RX 电路中所需的时钟频率。TX 和 RX 收发器速度相同的话TX 电路和 RX 电路可以使用同一个 PLL 产生的时钟如果 TX 和 RX 收发器速度不相同的话需要使用不同的 PLL 时钟产生的时钟。
HSSTLP 中的四个收发 LANE 共享 PLL0 和 PLL1每个发送或者接收 LANE 都可以独立选择 PLL0或者 PLL1 PLL 工作频率范围为 1.6GHz~6.6GHz。 PLL0 和 PLL1 都各自对应有一对外部差分参考时钟输入每个 PLL 还可以选择来自另一个 PLL 的参考时钟或者来自 Fabric 的时钟作为参考时钟输入 Fabric 逻辑时钟做参考时钟仅用于内部测试 PLL 输出频率支持动态再分频以适应0.6Gbps到6.6Gbps 的 Data Rate 范围。
HSSTLP之PCS
PCS Transmitter 和 Receiver 结构框图如下 每个 PCS Transmitter 主要包含以下模块 Tx Bridge Reg 模块 用于从 Fabric 到 PCS Transmitter 的数据桥接 Tx Bridge unit 模块 用于 PCS Transmitter 内部时钟域和 Fabric 时钟域相位补偿 8b10b Encoder 模块完成符合 IEEE 802.3 1000BASE-X specification 的 8b10b 编码 Tx gear 模块 完成 64b66b/64b67b 数据适配功能 Tx Bit Slip 模块: 主要功能是根据配置对发送数据实现按位 Slip PRBS Generator 模块: 产生 PRBS 测试序列 Tx Drive Reg 模块: 用于从 PCS Transmitter 到 PMA Transmitter 数据桥接 每个 PCS Receiver 主要包含以下功能模块 Rx Sample Reg 模块 用于从 PMA Receiver 到 PCS Receiver 的数据桥接 PRBS Checker 模块用于 PRBS 序列的校验 Word Alignment 模块支持灵活的 Word Alignment 功能 8b10b Decoder 模块完成符合 IEEE 802.3 1000BASE-X Specification 的 8b10b 解码 Rx gear 模块 完成 64b66b/64b67b 数据适配功能 Channel Bonding 模块用于通道对齐 CTC 模块用于补偿发送时钟和接收时钟的微小频差 Rx Bridge unit 模块用于 PCS Receiver 内部时钟域和 Fabric 时钟域相位补偿 Rx Bridge Reg 模块用于从 PCS Receiver 到 Fabric 的数据桥接。
HSSTLP之PMA
PMA Transmitter 功能示意图如下 每个 PMA Transmitter 主要包含以下功能模块 Tx Digital 模 块 完 成 PCS Transmitter 到 PMA Transmitter 的 数 据 桥 接 以 及 PMA PRBSGenerator Serializer 模块 完成并行数据到串行数据的转换功能 Transmit Emphasis 模块 支持可调节的去加重功能 Transmit Driver 模块 支持可调节的发送驱动 PCI Express Receiver Detect 模块支持基于 PCI Express 的 Receiver Detection 功能 PMA Receiver 功能示意图如下 每个 PMA Receiver 主要包含以下功能模块 Receive Front-end 模块支持多种接收 Termination 模式 LEQ 模块支持 Linear Equalizer 功能 CDR 模块数据和时钟恢复功能 LOS Detect 模块用于检测接收信号是否有效功能 Deserializer 模块 完成串行数据到 bits, 10bits, 16bits 以及 20bits 并行数据的转换功能 Rx Digital 模块 完成 PMA Receiver 到 PCS Receiver 的数据桥接以及 PMA PRBS Checker
HSSTLP之接口说明
接口信号是 FPGA 的用户数据与 HSSTLP 的接口连接信号该接口信号的名称和说明如下表所示
硬件设计
在我的开发板上有 2 路光纤接口 SFP1~SFP2, 分别连接到 FPGA 芯片的 HSSTLP 的通道上。FPGA和光纤连接的设计示意图如下图所示 其中 SFP1 光模块接口连接到 Q3 HSSTLP 的 Channel3 上SFP2 跟 Q3 HSSTLP 的的 Channel2 相连。光模块和 FPGA 之间用 0.1uf 的电容隔开使用 AC Couple 的模式。光模块的 LOSS 信号和 TX_Disable 信号连接到 FPGA 的普通 IO 上LOSS 信号用来检测光模块的光接收是否丢失如果没有插入光纤或者 Link 上LOSS 信号为高否则为低。TX_Disable 信号用来使能或者不使能光模块的光发射如果 TX_Disable 信号为高光发射关闭否则光发送使能正常使用的时候需要拉低此信号。硬件原理图如下
HSSTLP IP调用和配置
我们提供HSSTLP IP核文件新建一个PDA工程然后按照如下步骤添加HSSTLP IP核添加并配置 配置完成后点击“Generate”产生 PCIe 的example工程如下 这是官方IP自动生成的Example工程 为了适合我的开发板硬件电路设计将这个工程拷贝出来单独做一个8b/10b数据回环工程主要对 hsst_core_dut_top.v 的复位进行修改进行统一复位并增加调试接口测试修改管脚分配其它不变然后程序编译综合产生位流文件。单独的工程如下
4、PDS工程详解
注意 注意 注意 该工程需要拷贝到Linux中去 开发板FPGA型号紫光同创–PG2L100H-6FBG676 开发环境Pango Design Suite 2021.4 输入输出SFP光口 工程作用紫光同创FPGA实现HSSTLP高速接口通信 工程代码架构如下 工程的资源消耗如下 工程已经综合编译完成如下
5、上板调试验证并演示
测试之前我们把 SFP 的光模块分别插入到光模块的接口上再用光纤把光模块 SFP1 和 SFP2对连起来。因为这里我们用的光模块及光纤是 TX 和 RX 是分开的这样 SFP1 光模块 RX 需要跟SFP2 光模块的 TX 相连SFP1 光模块的 TX 需要连接到 SFP2 光模块的 RX。连接后如下图所示 下载程序到开发板中进行在线调试可看到窗口中发送和接收的数据一致的如下
6、福利工程代码的获取
福利工程代码的获取 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 网盘资料如下
