产品网站建设哪个好,网站怎样建设才叫人性化,wordpress网站更改主题信息,南昌网站制作公司一、基本知识
1.SDRAM
SDRAM : 即同步动态随机存储器#xff08;Synchronous Dynamic Random Access Memory#xff09;, 同步是指其时钟频率与对应控制器#xff08;CPU/FPGA#xff09;的系统时钟频率相同#xff0c;并且内部命令 的发送与数据传输都是以该时钟为基准…一、基本知识
1.SDRAM
SDRAM : 即同步动态随机存储器Synchronous Dynamic Random Access Memory, 同步是指其时钟频率与对应控制器CPU/FPGA的系统时钟频率相同并且内部命令 的发送与数据传输都是以该时钟为基准动态是指存储阵列需要不断的刷新来保证数据不丢失随机指数据的读取和写入可以随机指定地址而不是必须按照严格的线性次序变化。
SDRAM 使用电容的电荷存储特性存储数据而 SRAM使用CMOS晶体管存储数据这决定了SDRAM的运行功耗要远远低于SRAM。由于使用晶体管存储数据要能够正确的存储一位数据需要最少6个晶体管。因此从芯片面积上来说单片SRAM芯片的容量不可能做到很高。
2.发展
SDRAM从发展到现在已经经历了五代分别是
第一代SDR SDRAM
第二代DDR SDRAM
第三代DDR2 SDRAM
第四代DDR3 SDRAM
第五代DDR4 SDRAM。
第一代SDRAM采用单端Single-Ended时钟信号第二、三、四、五代由于工作频率比较快100MHz以上称为高频时钟所以采用可降低干扰的差分时钟信号作为同步时钟。
差分时钟的P线与N线电平相反而外界影响对变化沿作用等同故外界干扰可通过两根线的处理相互抵消如图数据在PN的变化沿交叉处传输由图可知时钟的高电平周期和低电平周期长度达到一致如果不用差分时钟则长短不一控制信号与地址信号则只在P线的上升沿与N线的下降沿交叉处采集从而起到触发时钟校准的作用。 SDR SDRAM的时钟频率就是数据存储的频率第一代内存用时钟频率命名如pc100pc133则表明时钟信号为100或133MHz数据读写速率也为100或133MHz。之后的第二三四代DDRDouble Data Rate内存则采用数据读写速率作为命名标准并且在前面加上表示其DDR代数的符号PC-即DDRPC2DDR2PC3DDR3。如PC2700是DDR333其工作频率是333/2166MHz2700表示带宽为2.7G。
DDR 设备 1. 功能上实现双速率 2. 增加了差分时钟线clkclk_n 3. 电压等级 SSTL_25 2.5V 4. 增加了数据线DQ的随路时钟DQSDQS_n 5. 速度达到400M (Mbit/s)
DDR2 设备 1. 电压等级进一步减低 SSTL_18 2. 增加了 ODTOn-Die Termination 3. 内部 4Bit 预读结构 4. 速度最高达到 1066 (Mbit/s)
DDR3设备内部 8Bit 预读结构 3.关键时序
时序上看数据与时钟的对齐位置 4.应用
为什么要用DDR这些存储器高速大容量
1.大容量需求DDR3、DDR4和DDR5的最大容量可以达到64GB、128GB和2TB。
2.高速度需求DDR3内存传输速率可以达到800Mhz-1600MHz带宽可以达到12.8-16GB/s更新代的可以更高。
可用于如图像处理等应用作为数据缓存区。
5.新概念预读取 由于存储器内部支持的最高读取速率是固定的即内核时钟频率且只能在上升沿/下降沿读取数据不能双沿读取想要提高数据通信带宽只能通过预读取更高位宽的数据然后用更高频率的时钟双沿分段送出这些预读取的数据来实现。比如存储器内部支持的内核时钟最高读取速率是200M接口数据引脚位宽为16bit假设每周期读取16位数据则存储器通信带宽为200M * 16 3600Mbit/s ; 对于双数据速率接口我们要求时钟双沿都读取数据假如此时接口时钟也为200MHz那么一个周期就要处理32位数据所以存储器应该预读取32位数据此时接口通信带宽为200M * 16 * 2 7200 Mbit/s当我想要提高通信带宽为14400Mbit/s时即200M * 2 * 16 * 2 14400Mbit/s这时候就需要用200M时钟预读取 2 * 2 * 16 64 bit位宽的数据然后用400M的时钟双沿送出即可存储器内核200MHz时钟一周期单沿读出64bit数据400MHz接口时钟双沿传输则刚好能在一个200MHz时钟周期内送出 2*2*16 64 bit。 也就是说用高速时钟传输低速时钟存取的数据相当于低速时钟一次性读取出高位宽的数据放在寄存器里然后用高速时钟分段传输。 ddr3接口时钟频率较高如400MHz等而FPGA内部的时钟一般100MHz、200MHz就已经很高的了为了建立FPGA与DDR3的通信FPGA内部专门设计了一个转换的物理层PHY通过选择ratio如41则可以实现ddr3接口时钟用400MHz而FPGA内部时钟用100MHz这样一来FPGA存取数据均用的是100MHz。一般来说这个PHY会有FIFO来缓存转换。
6.学习方法 DDR与SDR SDRAM底层时序上的区别并不大但我们一般使用用户接口IP核来控制不自己写代码因为要作很多优化。我们只需要例化IP核然后根据需求进行简化封装即可。一般IP核会为我们提供用户接口可以直接使用部分IP核可提供AXI4接口一般用于与NISO II 软核通信。 一般来说学习一个复杂的IP核最直观的学习方式就是通过其仿真模型进行仿真观察其工作时序抓住需要重点关注的信号观察。在这里我们需要关注用户接口信号。
