dedecms 招聘网站,闽清县城乡建设局网站,网站宣传的方法,网站链接收费怎么做的牛客网Verilog刷题——VL41 题目答案 题目 请设计一个可以实现任意小数分频的时钟分频器#xff0c;比如说8.7分频的时钟信号#xff0c;注意rst为低电平复位。提示#xff1a;其实本质上是一个简单的数学问题#xff0c;即如何使用最小公倍数得到时钟周期的分别频比。设小… 牛客网Verilog刷题——VL41 题目答案 题目 请设计一个可以实现任意小数分频的时钟分频器比如说8.7分频的时钟信号注意rst为低电平复位。提示其实本质上是一个简单的数学问题即如何使用最小公倍数得到时钟周期的分别频比。设小数为n此处以8.7倍分频的时钟周期为例。首先由于不能在硬件上进行小数的运算比如2.1个时钟这种是不现实的也不存在3.3个寄存器小数分频不能做到分频后每个时钟周期都是源时钟的n倍也无法实现占空比为1/2因此考虑小数分频其实现方式应当为53个clk——out时钟周期是10个clkin时钟周期的8.7倍。 信号示意图如下。 波形示意图如下。 输入输出描述
信号类型输入/输出位宽描述clk_inwireIntput1系统时钟信号rstwireIntput1异步复位信号低电平有效clk_outwireOutput1分频时钟
答案
timescale 1ns/1nsmodule div_M_N(input wire clk_in,input wire rst,output wire clk_out
);parameter M_N 8d87; parameter c89 8d24; // 8/9时钟切换点parameter div_e 5d8; //偶数周期parameter div_o 5d9; //奇数周期
//*************code***********//reg [3:0] clk_cnt; //时钟计数器用于计数8个时钟和9个时钟reg [6:0] cyc_cnt; //时钟计数器用于计数87个时钟周期reg div_flag; //8/9时钟控制信号(0计数8个时钟 1计数9个时钟)reg clk_out_r; //输出小数分频时钟信号//时钟计数器用于计数8个时钟和9个时钟always(posedge clk_in or negedge rst) beginif(~rst)clk_cnt 0;else if(~div_flag) //计数8个时钟clk_cnt clk_cnt(div_e-1)? 0: clk_cnt1;else //计数9个时钟clk_cnt clk_cnt(div_o-1)? 0: clk_cnt1;end//时钟计数器用于计数87个时钟周期always(posedge clk_in or negedge rst) beginif(~rst)cyc_cnt 0;elsecyc_cnt cyc_cnt(M_N-1)? 0: cyc_cnt1;end//8/9时钟控制信号(0计数8个时钟 1计数9个时钟)always(posedge clk_in or negedge rst) beginif(~rst)div_flag 0;elsediv_flag cyc_cnt(M_N-1)||cyc_cnt(c89-1)? ~div_flag: div_flag;end//输出小数分频时钟always(posedge clk_in or negedge rst) beginif(~rst)clk_out_r 0;else if(clk_cnt0 || clk_cnt4)clk_out_r ~clk_out_r; elseclk_out_r clk_out_r;endassign clk_out clk_out_r;
//*************code***********//
endmodule
