北安网站建设,甘肃网站快速排名策划,网站建设文献,深圳网站设计公司是什么本篇文章包含的内容 一、HDMI简介1.1 HDMI引脚解析1.2 HDMI工作原理1.3 DVI编码1.4 TMDS编码 二、并串转换、单端差分转换原语2.1 原语简介2.2 原语#xff1a;IO端口组件2.3 IOB 输入输出缓冲区2.4 并转串原语OSERDESE22.4.1 OSERDESE2 工作原理2.4.2 OSERDESE2 级联示意图2.… 本篇文章包含的内容 一、HDMI简介1.1 HDMI引脚解析1.2 HDMI工作原理1.3 DVI编码1.4 TMDS编码 二、并串转换、单端差分转换原语2.1 原语简介2.2 原语IO端口组件2.3 IOB 输入输出缓冲区2.4 并转串原语OSERDESE22.4.1 OSERDESE2 工作原理2.4.2 OSERDESE2 级联示意图2.4.3 OSERDESE2 工作时序图2.4.4 OSERDESE2 原语调用实例 2.5 单端转差分原语OBUFDS 笔者在这里使用的开发板是正点原子的达芬奇开发板FPGA型号为XC7A35TFGG484-2。参考的课程是正点原子的课程手把手教你学达芬奇达芬奇Pro之FPGA开发篇。 一、HDMI简介 HDMI全称为High Definition Multimedia Interface即高清多媒体接口。它不仅可以传输视频信号还可以传输音频信号。上图所示的HDMI接口即为最常见的HDMI-A型接口。有19个引脚尺寸为13.9×4.45mm广泛应用于笔记本投影仪显示器等工作频率约为160MHz。MDMI有不同的协议版本比较重要的几个协议版本如1.02002.12、1.32006.6、2.02013.9、2.12017.1协议版本越高级HDMI信号的传输速率、支持的分辨率以及帧率就越高。目前主流的HDMI协议版本为2.0。
1.1 HDMI引脚解析 HDMI的引脚及其定义如下图所示 在HDMI协议中总共有4组差分线每组分别由信号、-信号、屏蔽信号组成。四组信号线分别传输R、G、B信号以及时钟信号。CEC为HDMI的扩展功能可以使用这一条线传输两个设备之间的控制信息SCL、SDA是HDMI的I2C接口可以实现不同设备之间EDID信息传输Extended Display Identification Data 、外部显示设备标识数据——指DDC通讯中传输的显示设备数据。热插拔检测线用于检测是否有从机连接到主机。
1.2 HDMI工作原理 HDMI的工作原理图如下所示。图中TMDS指最小化传输差分信号Transition Minimized Differential Signaling是指被转换后的传输信号。视频信号Video和音频信号Audio通过一种特定的编码方式转换为10bit的串行差分信号这种信号即成为TMDS信号。在主机上进行编码在从机上进行解码从而实现两个设备之间的信息交互。 上图展示了RGB-888格式下的TMDS信号和TERC4转换以及连接方式。视频信息采用TMDS进行编码音频信号采用TERC4进行编码。每一路信号都是并行信号HSYNC和VSYNC是显示的水平同步信号和竖直同步信号这两个信号只和蓝色通道一起编码。绿色通道和红色通道的CTL0-3用来传输控制信号。TERC4频编码较为复杂本文章不涉及。时钟信号也需要编码但是较为简单上图中没有展示出来。
1.3 DVI编码 当HDMI只传递视频信息不传递音频信息HDMI协议就可以退化为DVI协议。DVI也使用 TMDS进行编码。DVI编码中有一个视频数据使能VDE信号当它拉高时传递像素信号当它拉低时传递控制信号和水平数值同步信号。
1.4 TMDS编码 TMDS指最小化传输差分信号Transition Minimized Differential Signaling主要适用于HDMI和DVI视频信号的编码。它的编码方式是将原有的8bit数据编码为10bit数据。
前8bit数据通过同或/异或算法得到。bit9反映前8bit数据的运算方式如果是0则说明前8bit通过异或非同或方式得到的如果是1就说明是通过异或方式得到的。bit10直流平衡位。在高速的差分信号传输中通常在接口处采用交流耦合即会在接口处添加一个隔直电容去掉交流量。如果传输的信号长时间保持不变就有可能在信号接收端出现直流偏移导致解码错误。所以我们在编码时添加一个直流平衡位如果前面数据1比较多那么bit10 0反之如果前面数据0比较多那么bit10 1。 TMDS的编码过程可以由下图所示
参数名称含义D C1 C0 DED是视频信号 C是控制信号 DE是使能信号Cnt(t)寄存器参数用来存储第t次编码中1的个数比0的个数多多少为了满足TMDS减少上冲下冲和确保直流平衡的要求N1{x}输入信号中1的个数N0{x}输入信号中0的个数q_m临时寄存的数据输出q_out编码输出
二、并串转换、单端差分转换原语
2.1 原语简介 原语英文名称Primitive是Xilinx针对其器件特征开发的一系列常用模块名称涵盖了FPGA开发过程中的常用领域方便用户直接调用FPGA的底层组件。以Xilinx为例共分为10类计算组件、IO端口组件、寄存器/锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G-tranceiver。可以将原语理解为一段特殊的代码。实际上调用原语是在实例化某个Xilinx的内置模块。 原语的好处在于原语可以之间看作为“库函数”可以直接例化调用比创建IP要更加方便功能也更全面可以有效提高开发效率。
2.2 原语IO端口组件 IO端口组件是Xilinx的一类原语。IO组件中一共包含了21个原语对应21个功能。在本次实验中主要采用并转串OSERDES和单端转差分OBUFDS两个原语。 IO组件的结构如下图所示。图中IDELAYE2和ODELAYE2分别是输入延迟和输出延迟主要作用是为了解决高速信号传输中信号线可能不等长的问题等待最长的一根线数据到来后再读取数据。ILOGICE2和OLOGICE2中主要包含了IDDR和ODDR的资源用于双边沿取样。ISERDESE2的作用是将单端输入的串行数据转换为并行数据OSERDESE2的作用是将并行数据转换为单端串行数据输出。 达芬奇使用的FPGA芯片为A7系列其中没有HPBANK所以没有ODELAYE2。ZYNQ也只有7030以上系列才有HPBANK所以一般使用的FPGA芯片是没有ODELAYE2的。 2.3 IOB 输入输出缓冲区 IOB的结构如下所示在本次实验中它主要完成单端转差分的操作。因为差分信号至少需要两条线所以一个IOB是无法完成的至少需要两个IOB才能完成这个功能。
2.4 并转串原语OSERDESE2
2.4.1 OSERDESE2 工作原理 对于一个并行数据要想把它转换为串行数据有以下两种做法
一个时钟周期内有10bit数据将该时钟作10倍频倍频后的时钟每一个周期存放一个数据。这种做法易于理解但是最大的问题是将时钟进行10倍频后芯片以及外部设备可能不支持这样高的频率。一个时钟周期内有10bit数据将该时钟作5倍频倍频后的时钟的上升沿和下降沿都进行数据转换输出即DDR双边沿采样。这样可以有效缓解倍频给时钟带来的压力。 OSERDESE2的结构如下图所示。该组件可以分成三部分上面的TCETBYTEIN和一部分电路组成三态控制中间的CLK、CLKIDIV、RST组成时钟控制部分CLK为快速时钟5倍频CLKDIV是低速时钟1倍频下面的OCE、D1-D8、OQ、OFB等组成并转穿的转换部分。数据转换数据只有8个数据输入口要想实现10转1则需要将两个OSERDESE2级联使用。
2.4.2 OSERDESE2 级联示意图 级联时需要注意根据硬件的硬性要求从模式的OSERDESE2的D1-D2不支持输入只能从D3开始输入引脚即可以选择D3-D8。
2.4.3 OSERDESE2 工作时序图 下面是OSERDESE2工作在普通模式和三态模式的两种时序工作图。第一张图数据为8位并行转串行CLK和CLKDIV的周期之比为4:1。第二张图数据为4位并行转串行并且包含T1-T4三态门控制CLK和CLKDIV的周期之比为2:1。 T1-T4均为高电平有效对应TQ将要输出的数据。且在当前CLKDIV周期采样下个周期输出。在TQ高电平期间可以执行输入操作。
2.4.4 OSERDESE2 原语调用实例 在原语调用实例中需要特别注意以下几个参数
.DATA_RATE_OQ(DDR)采用双边沿采样.DATA_WIDTH(10)将要转换的数据宽度.SERDES_MODE(MASTER)设置级联下的主从模式.SHIFTOUT1/2(SHIFTOUT1/2)、.SHIFTIN1/2(SHIFTIN1/2)级联下的数据线连接方式注意不要连错。 OSERDESE2 #(.DATA_RATE_OQ(DDR), // DDR, SDR.DATA_RATE_TQ(DDR), // DDR, BUF, SDR.DATA_WIDTH(10), // Parallel data width (2-8,10,14).INIT_OQ(1b0), // Initial value of OQ output (1b0,1b1).INIT_TQ(1b0), // Initial value of TQ output (1b0,1b1).SERDES_MODE(MASTER), // MASTER, SLAVE.SRVAL_OQ(1b0), // OQ output value when SR is used (1b0,1b1).SRVAL_TQ(1b0), // TQ output value when SR is used (1b0,1b1).TBYTE_CTL(FALSE), // Enable tristate byte operation (FALSE, TRUE).TBYTE_SRC(FALSE), // Tristate byte source (FALSE, TRUE).TRISTATE_WIDTH(4) // 3-state converter width (1,4)) OSERDESE2_inst (.OFB(OFB), // 1-bit output: Feedback path for data.OQ(OQ), // 1-bit output: Data path output// SHIFTOUT1 / SHIFTOUT2: 1-bit (each) output: Data output expansion (1-bit each).SHIFTOUT1(SHIFTOUT1),.SHIFTOUT2(SHIFTOUT2),.TBYTEOUT(TBYTEOUT), // 1-bit output: Byte group tristate.TFB(TFB), // 1-bit output: 3-state control.TQ(TQ), // 1-bit output: 3-state control.CLK(CLK), // 1-bit input: High speed clock.CLKDIV(CLKDIV), // 1-bit input: Divided clock// D1 - D8: 1-bit (each) input: Parallel data inputs (1-bit each).D1(D1),.D2(D2),.D3(D3),.D4(D4),.D5(D5),.D6(D6),.D7(D7),.D8(D8),.OCE(OCE), // 1-bit input: Output data clock enable.RST(RST), // 1-bit input: Reset// SHIFTIN1 / SHIFTIN2: 1-bit (each) input: Data input expansion (1-bit each).SHIFTIN1(SHIFTIN1),.SHIFTIN2(SHIFTIN2),// T1 - T4: 1-bit (each) input: Parallel 3-state inputs.T1(T1),.T2(T2),.T3(T3),.T4(T4),.TBYTEIN(TBYTEIN), // 1-bit input: Byte group tristate.TCE(TCE) // 1-bit input: 3-state clock enable);2.5 单端转差分原语OBUFDS OBUFDS的调用较为简单直接按照如下的格式调用即可。 OBUFDS OBUFDS_inst (.O(O), // 1-bit output: Diff_p output (connect directly to top-level port).OB(OB), // 1-bit output: Diff_n output (connect directly to top-level port).I(I) // 1-bit input: Buffer input);持续不定期更新完善中…… 原创笔记码字不易欢迎点赞收藏~ 如有谬误敬请在评论区不吝告知感激不尽博主将持续更新有关嵌入式开发、FPGA方面的学习笔记。
