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在追求极致PPA的过程中，时序问题总是可以解决
方法总比困难多
关键问题其实就是控制delay
不多不少，简单总结二十一条（欢迎大家评论区继续发挥）： module padding的设置，可以有效解决congestion问题，factor自己try，命令：setPlaceMode -place_global…条条大路通罗马
在追求极致PPA的过程中，时序问题总是可以解决
方法总比困难多
关键问题其实就是控制delay
不多不少，简单总结二十一条（欢迎大家评论区继续发挥）： module padding的设置，可以有效解决congestion问题，factor自己try，命令：setPlaceMode -place_global_module_padding xxxmodulename factor 对关键路径设ndr属性，通过高层，宽线来减小net delay，达到优化目的。 useful skew，让工具合理借用skew来解关键路径的时序，不一定有效果，具体要结合具体的design来看。 early clock flow ：早期时钟树的使用可以优先控制clock cell的位置，占领有利位置。 H-tree：更对是对于大的desig来改善时序，把时钟做平。 overconstraint，早期阶段（如place）设uncertainty过约时序，可以减少后期的degrate，更快达到收敛，把事情做在前面。 path group分优先级，重点修reg2reg，提前占领有利资源。命令：setPathGroupOptions reg2reg -effortLevel high multi bit cell的merge和split，利用cell的结构优化达到减少delay的目的；(更多关于multi bite cell的介绍#x
