朝阳网络 网站建设,莆田建设信息网站,企业vi品牌设计,广西房管局官网一、 实验目的
1、掌握基于 Verilog 语言的 diamond 工具设计全流程。
2、熟悉、应用 Verilog HDL 描述数字电路。
3、掌握 Verilog HDL 的组合和时序逻辑电路的设计方法。
4、掌握“小脚丫”开发板的使用方法。
二、 实验原理
与门逻辑表达式：Y=AB
原理仿真图： 2 输入…一、 实验目的
1、掌握基于 Verilog 语言的 diamond 工具设计全流程。
2、熟悉、应用 Verilog HDL 描述数字电路。
3、掌握 Verilog HDL 的组合和时序逻辑电路的设计方法。
4、掌握“小脚丫”开发板的使用方法。
二、 实验原理
与门逻辑表达式：Y=AB
原理仿真图： 2 输入与非门逻辑表达式：Y=(A·B)'=(A')+(B')
原理仿真图： 4 输入与非门逻辑表达式：Y=A’+B’+C’+D’
原理仿真图： 异或门逻辑表达式：Y=A·B’+A’B 三、 程序清单
（每条语句必须包括注释或在开发窗口注释后截图） 提示：多个设计按以下格式（打印时删除） （一）2 输入与门 module and2//定义变量 ( input a, input b, //输入变量 a,b output c//输出变量 c ); assign c=(ab); //与运算 endmodule （二）2 输入与非门 module nand2//定义变量 ( input a, input b, //输入变
