绍兴网站制作方案,wordpress数字主题,html手机版网站,番禺制作网站设计目录 1、前言工程概述免责声明 2、相关方案推荐本博已有的 SDI 编解码方案本博已有的FPGA图像缩放方案本方案的无缩放应用本方案在Xilinx--Kintex系列FPGA上的应用 3、详细设计方案设计原理框图SDI 输入设备Gv8601a 均衡器GTX 解串与串化SMPTE SD/HD/3G SDI IP核BT1120转RGB自研… 目录 1、前言工程概述免责声明 2、相关方案推荐本博已有的 SDI 编解码方案本博已有的FPGA图像缩放方案本方案的无缩放应用本方案在Xilinx--Kintex系列FPGA上的应用 3、详细设计方案设计原理框图SDI 输入设备Gv8601a 均衡器GTX 解串与串化SMPTE SD/HD/3G SDI IP核BT1120转RGB自研HLS图像缩放详解VDMA图像缓存Video Mixer 多路视频拼接详解HDMI视频输出架构SDI视频输出架构之--RGB转BT1120SDI视频输出架构之--SMPTE SD/HD/3G SDI GTXSDI视频输出架构之--Gv8500 驱动器SDI视频输出架构之--SDI转HDMI盒子工程源码架构之--逻辑设计工程源码架构之--SDK软件设计 4、工程源码1详解--2路视频缩放拼接HDMI输出版本5、工程源码2详解--4路视频缩放拼接HDMI输出版本6、工程源码3详解--8路视频缩放拼接HDMI输出版本7、工程源码4详解--16路视频缩放拼接HDMI输出版本8、工程源码5详解--2路视频缩放拼接3G-SDI输出版本9、工程源码6详解--4路视频缩放拼接3G-SDI输出版本10、工程源码7详解--8路视频缩放拼接3G-SDI输出版本11、工程源码8详解--16路视频缩放拼接3G-SDI输出版本12、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项 13、上板调试验证准备工作2路SDI视频缩放拼接--输出视频演示4路SDI视频缩放拼接--输出视频演示8路SDI视频缩放拼接--输出视频演示16路SDI视频缩放拼接--输出视频演示 14、福利工程代码的获取 Zynq系列FPGA实现SDI视频编解码图像缩放多路视频拼接基于GTX高速接口提供8套工程源码和技术支持 1、前言
目前FPGA实现SDI视频编解码有两种方案一是使用专用编解码芯片比如典型的接收器GS2971发送器GS2972优点是简单比如GS2971接收器直接将SDI解码为并行的YCrCb422GS2972发送器直接将并行的YCrCb422编码为SDI视频缺点是成本较高可以百度一下GS2971和GS2972的价格另一种方案是使用FPGA逻辑资源部实现SDI编解码利用Xilinx系列FPGA的GTP/GTX资源实现解串利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码优点是合理利用了FPGA资源GTP/GTX资源不用白不用缺点是操作难度大一些对FPGA开发者的技术水平要求较高。有意思的是这两种方案在本博这里都有对应的解决方案包括硬件的FPGA开发板、工程源码等等。
工程概述
本设计基于Zynq系列的Zynq7100 FPGA开发板实现SDI视频编解码图像缩放多路视频拼接输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz也可以使用HD-SDI或者SD-SDI相机因为本设计是三种SDI视频自适应的另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机两路输入SDI视频通过同轴线连接到FPGA开发板的BNC座子然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能然后差分SDI视频信号进入FPGA内部的GTX高速资源实现数据高速串行到并行的转换本博称之为解串解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核进行SDI视频解码操作并输出BT1120视频至此SDI视频解码操作已经完成可以进行常规的图像处理操作了
本设计的目的是做图像缩放多路视频拼接后输出解码的SDI视频针对目前市面上的主流项目需求本博设计了两种输出方式一种是HDMI输出另一种是3G-SDI输出这两种方式都需要对解码BT1120视频进行转RGB和图像缓存操作和图像缩放操作图像缩放方案采用自研的HLS方案本设计使用BT1120转RGB模块实现视频格式转换使用自研的HLS图像缩放模块实现对输入视频的图像缩放操作使用本Xilinx官方的VDMA图像缓存架构实现图像3帧缓存缓存介质为板载的PS端DDR3图像从DDR3读出后进入Xilinx官方的Video Mixer IP核实现多路视频拼接操作然后送入HDMI发送模块输出HDMI显示器这是HDMI输出方式或者经过RGB转BT1120模块实现视频格式转换然后视频进入SMPTE SD/HD/3G SDI IP核进行SDI视频编码操作并输出SDI视频再经过FPGA内部的GTX高速资源实现并行数据到高速串行的转换本博称之为串化差分高速信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能SDI视频通过FPGA开发板的BNC座子输出通过同轴线连接到SDI转HDMI盒子连接到HDMI显示器这是SDI输出方式本博客提供8套工程源码具体如下 现对上述8套工程源码做如下解释方便读者理解
工程源码1
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频再经过2路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为960x540再经过Xilinx官方的2路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现2路视频拼接操作然后将拼接视频送入RGB转HDMI模块将RGB888视频转换为HDMI视频输出分辨率为1920x108060Hz背景下叠加显示2路960x540的有效图像即2分屏详细显示效果请看文章末尾的输出演示视频最后通过HDMI显示器显示图像该工程需要运行Zynq软核适用于SDI视频拼接转HDMI场景
工程源码2
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频然后将2路视频分别复制1份得到4路视频以模拟4路输入如果你的开发板有4路输入则无需此操作再经过4路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为960x540再经过Xilinx官方的4路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现4路视频拼接操作然后将拼接视频送入RGB转HDMI模块将RGB888视频转换为HDMI视频输出分辨率为1920x108060Hz背景下叠加显示4路960x540的有效图像即4分屏详细显示效果请看文章末尾的输出演示视频最后通过HDMI显示器显示图像该工程需要运行Zynq软核适用于SDI视频拼接转HDMI场景
工程源码3
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频然后将2路视频分别复制3份得到8路视频以模拟8路输入如果你的开发板有8路输入则无需此操作再经过8路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为480x540再经过Xilinx官方的8路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现8路视频拼接操作然后将拼接视频送入RGB转HDMI模块将RGB888视频转换为HDMI视频输出分辨率为1920x108060Hz背景下叠加显示8路480x540的有效图像即8分屏详细显示效果请看文章末尾的输出演示视频最后通过HDMI显示器显示图像该工程需要运行Zynq软核适用于SDI视频拼接转HDMI场景
工程源码4
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频然后将2路视频分别复制7份得到16路视频以模拟16路输入如果你的开发板有16路输入则无需此操作再经过16路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为240x540再经过Xilinx官方的16路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现16路视频拼接操作然后将拼接视频送入RGB转HDMI模块将RGB888视频转换为HDMI视频输出分辨率为1920x108060Hz背景下叠加显示16路240x540的有效图像即16分屏详细显示效果请看文章末尾的输出演示视频最后通过HDMI显示器显示图像该工程需要运行Zynq软核适用于SDI视频拼接转HDMI场景
工程源码5
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频再经过2路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为960x540再经过Xilinx官方的2路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现2路视频拼接操作然后将视频送RGB转BT1120模块将RGB888视频转换为BT1120视频再经过SMPTE SD/HD/3G SDI IP核将BT1120视频编码为SDI视频再经过FPGA内部的GTX高速资源将SDI并行数据转换为高速串行信号再经过板载的Gv8500芯片实现差分转单端和驱动增强后输出输出分辨率为1920x108060Hz背景下叠加显示2路960x540的有效图像即2分屏最后使用SDI转HDMI盒子连接到HDMI显示器显示详细显示效果请看文章末尾的输出演示视频该工程需要运行Zynq软核适用于SDI视频拼接转SDI场景
工程源码6
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频然后将2路视频分别复制1份得到4路视频以模拟4路输入如果你的开发板有4路输入则无需此操作再经过4路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为960x540再经过Xilinx官方的4路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现4路视频拼接操作然后将视频送RGB转BT1120模块将RGB888视频转换为BT1120视频再经过SMPTE SD/HD/3G SDI IP核将BT1120视频编码为SDI视频再经过FPGA内部的GTX高速资源将SDI并行数据转换为高速串行信号再经过板载的Gv8500芯片实现差分转单端和驱动增强后输出输出分辨率为1920x108060Hz背景下叠加显示4路960x540的有效图像即4分屏最后使用SDI转HDMI盒子连接到HDMI显示器显示详细显示效果请看文章末尾的输出演示视频该工程需要运行Zynq软核适用于SDI视频拼接转SDI场景
工程源码7
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频然后将2路视频分别复制3份得到8路视频以模拟8路输入如果你的开发板有8路输入则无需此操作再经过8路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为480x540再经过Xilinx官方的8路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现8路视频拼接操作然后将视频送RGB转BT1120模块将RGB888视频转换为BT1120视频再经过SMPTE SD/HD/3G SDI IP核将BT1120视频编码为SDI视频再经过FPGA内部的GTX高速资源将SDI并行数据转换为高速串行信号再经过板载的Gv8500芯片实现差分转单端和驱动增强后输出输出分辨率为1920x108060Hz背景下叠加显示8路480x540的有效图像即8分屏最后使用SDI转HDMI盒子连接到HDMI显示器显示详细显示效果请看文章末尾的输出演示视频该工程需要运行Zynq软核适用于SDI视频拼接转SDI场景
工程源码8
开发板FPGA型号为Xilinx–Xilinx-Zynq7100–xc7z100ffg900-2输入源有两个一个是3G-SDI相机分辨率为1920x108060Hz另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机分辨率为1920x108060Hz两路输入视频经过板载的2个Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA再经过2路GTX将SDI视频解串为并行数据再经过2路SMPTE SDI IP核将SDI解码为2路BT1120数据再经过2路BT1120转RGB模块将BT1120转换为RGB888视频然后将2路视频分别复制7份得到16路视频以模拟16路输入如果你的开发板有16路输入则无需此操作再经过16路自研的纯verilog实现的、支持任意比例缩放的图像缩放模块将输入视频由1920x1080缩放为240x540再经过Xilinx官方的16路VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存然后调用Xilinx官方的Video Mixer IP核实现16路视频拼接操作然后将视频送RGB转BT1120模块将RGB888视频转换为BT1120视频再经过SMPTE SD/HD/3G SDI IP核将BT1120视频编码为SDI视频再经过FPGA内部的GTX高速资源将SDI并行数据转换为高速串行信号再经过板载的Gv8500芯片实现差分转单端和驱动增强后输出输出分辨率为1920x108060Hz背景下叠加显示16路240x540的有效图像即16分屏最后使用SDI转HDMI盒子连接到HDMI显示器显示详细显示效果请看文章末尾的输出演示视频该工程需要运行Zynq软核适用于SDI视频拼接转SDI场景
免责声明
本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。
2、相关方案推荐
本博已有的 SDI 编解码方案
我的博客主页开设有SDI视频专栏里面全是FPGA编解码SDI的工程源码及博客介绍既有基于GS2971/GS2972的SDI编解码也有基于GTP/GTX资源的SDI编解码既有HD-SDI、3G-SDI也有6G-SDI、12G-SDI等专栏地址链接如下 点击直接前往
本博已有的FPGA图像缩放方案
我的主页目前有FPGA图像缩放专栏改专栏收录了我目前手里已有的FPGA图像缩放方案从实现方式分类有基于HSL实现的图像缩放、基于纯verilog代码实现的图像缩放从应用上分为单路视频图像缩放、多路视频图像缩放、多路视频图像缩放拼接从输入视频分类可分为OV5640摄像头视频缩放、SDI视频缩放、MIPI视频缩放等等以下是专栏地址 点击直接前往
本方案的无缩放应用
本方案有无缩放版本的应用只做SDI视频编解码之前专门写过一篇博客博客地址链接如下 点击直接前往
本方案在Xilinx–Kintex系列FPGA上的应用
本方案在Xilinx–Kintex系列FPGA上的也有应用之前专门写过一篇博客博客地址链接如下 点击直接前往
3、详细设计方案
设计原理框图
设计原理框图如下 注意 注意 紫色箭头3G-SDI输出路径 红色箭头HDMI输出路径
SDI 输入设备
SDI 输入设备有两个分别接入FPGA开发板的2路SDI视频输入接口一个是3G-SDI相机分辨率为1920x108060Hz也可以使用HD-SDI或者SD-SDI相机因为本设计是三种SDI视频自适应的另一个HDMI转3G-SDI盒子盒子外接笔记本电脑以模拟SDI相机SDI相机相对比较贵预算有限的朋友可以考虑用HDMI转SDI盒子模拟SDI相机这种盒子某宝一百块左右当使用HDMI转SDI盒子时输入源可以用笔记本电脑即用笔记本电脑通过HDMI线连接到HDMI转SDI盒子的HDMI输入接口再用SDI线连接HDMI转SDI盒子的SDI输出接口到FPGA开发板如下
Gv8601a 均衡器
Gv8601a芯片实现单端转差分和均衡EQ的功能这里选用Gv8601a是因为借鉴了了Xilinx官方的方案当然也可以用其他型号器件。Gv8601a均衡器原理图如下
GTX 解串与串化
本设计使用Xilinx特有的GTX高速信号处理资源实现SDI差分视频信号的解串与串化对于SDI视频接收而言GTX起到解串的作用即将输入的高速串行的差分信号解为并行的数字信号对于SDI视频发送而言GTX起到串化的作用即将输入的并行的数字信号串化为高速串行的差分信号GTX的使用一般需要例化GTX IP核通过vivado的UI界面进行配置但本设计需要对SD-SDI、HD-SDI、3G-SDI视频进行自动识别和自适应处理所以需要使得GTX具有动态改变线速率的功能该功能可通过DRP接口配置也可通过GTX的rate接口配置所以不能使用vivado的UI界面进行配置而是直接例化GTX的GTXE2_CHANNEL和GTXE2_COMMON源语直接使用GTX资源此外为了动态配置GTX线速率还需要GTX控制模块该模块参考了Xilinx的官方设计方案具有动态监测SDI模式动态配置DRP等功能该方案参考了Xilinx官方的设计GTX 解串与串化模块代码架构如下
SMPTE SD/HD/3G SDI IP核
SMPTE SD/HD/3G SDI IP核是Xilinx系列FPGA特有的用于SDI视频编解码的IP该IP配置使用非常简单vivado的UI界面如下 SMPTE SD/HD/3G SDI IP核必须与GTX配合才能使用对于SDI视频接收而言该IP接收来自于GTX的数据然后将SDI视频解码为BT1120视频输出对于SDI视频发送而言该IP接收来自于用户侧的的BT1120视频数据然后将BT1120视频编码为SDI视频输出该方案参考了Xilinx官方的设计SMPTE SD/HD/3G SDI IP核代码架构如下
BT1120转RGB
BT1120转RGB模块的作用是将SMPTE SD/HD/3G SDI IP核解码输出的BT1120视频转换为RGB888视频它由BT1120转CEA861模块、YUV422转YUV444模块、YUV444转RGB888三个模块组成该方案参考了Xilinx官方的设计BT1120转RGB模块代码架构如下 BT1120转RGB后调用Xilinx官方的Video In To AXI4-Stream IP核实现Native视频到AXI4-Stream视频流的转换该IP不需要SDK软件配置
自研HLS图像缩放详解
本设计的图像缩放采用HLS方案C代码实现并综合成RTL后封装为IP可在vivado中调用该IP关于这个方案详情请参考我之前的博客博客链接如下 点击直接前往 自研HLS图像缩放优点如下 1采用HLS实现C代码量很小核心代码仅3行并以综合成RTL代码后封装为自定义IP方便在vivado中调用 2采用双线性插值算法可实现任意比例、任意尺寸缩放灵活性可谓天花板级别 3驱动简单、使用方便提供SDK驱动程序在主函数中调用API直接实现缩放操作 自研HLS图像缩放缺点如下 1只适用于Xilinx Zynq系列FPGA需要其他Xilinx 系列FPGA使用则需要找博主定制需要修改HLS工程中的FPGA型号然后重新综合编译封装成IP才能在新的FPGA中使用 2只适用于vivado2019.1及其以下版本从vivado2019.2版本开始已不能使用其以下版本的HLS IP核这是Xilinx官方的问题 该IP在vivado中的综合资源占用情况如下 HLS图像缩放需要在SDK中运行驱动和用户程序才能正常工作我在工程中给出了C语言程序具体参考工程源码以工程源码1为例HLS图像缩放在Block Design设计如下图
VDMA图像缓存
本设计的视频缓存方案采用Xilinx官方的的VDMA图像缓存架构缓存介质为PS端DDR3以工程源码1为例VDMA使用Xilinx vivado的Block Design设计如下图 为了降低延时VDMA设置为缓存1帧如下
Video Mixer 多路视频拼接详解
这里重点介绍一下Xilinx官方的Video Mixer IP 支持最大分辨率8K即可以处理高达8K的视频 支持最多16层视频拼接叠加即最多可拼接16路视频 输入视频格式AXI4-Stream 输出视频格式AXI4-Stream 需要SDK软件配置其本质为通过AXI_Lite 做寄存器配置 提供自定义的配置API通过调用该库函数即可轻松使用具体参考SDK代码 模块占用的FPGA逻辑资源更小相比于自己写的HLS视频拼接而言官方的Video Mixer资源占用大约减小30%左右且更高效以工程源码1的2路视频拼接为例Video Mixer逻辑资源如下请谨慎评估你的FPGA资源情况 关于这个Video Mixer视频拼接方案详情请参考我之前的博客博客链接如下 点击直接前往
以工程源码1为例Video Mixer使用Xilinx vivado的Block Design设计如下图
HDMI视频输出架构
HDMI视频输出架构如下 参考Xilinx官方设计使用VTCAXI4-Stream To Video Out架构实现输出视频从AXI4-Stream到Native格式的转换然后使用纯verilog代码实现的RGB888转HDMI模块实现RGB888到HDMI的转换最后通过显示器显示RGB888转HDMI模块代码架构如下 关于RGB888转HDMI模块请参考我之前的博客博客地址点击直接前往
SDI视频输出架构之–RGB转BT1120
SDI视频输出架构首先要实现VDMA读出的AXI4-Stream到Native格式的转换得到RGB888视频后再通过RGB转BT1120实现到BT1120视频的转换其架构如下 在SDI输出方式下VGA时序模块的像素时钟由SMPTE SD/HD/3G SDI IP核的发送用户时钟提供在不同的SDI模式下像素时钟不同比如在3G-SDI模式下像素时钟为148.5M在HD-SDI的720P60Hz模式下像素时钟为74.25M
在SDI输出方式下需要使用RGB转BT1120模块RGB转BT1200模块的作用是将用户侧的RGB视频转换为BT1200视频输出给SMPTE SD/HD/3G SDI IP核RGB转BT1120模块由RGB888转YUV444模块、YUV444转YUV422模块、SDI视频编码模块、数据嵌入模块组成该方案参考了Xilinx官方的设计BT1120转RGB模块代码架构如下
SDI视频输出架构之–SMPTE SD/HD/3G SDI GTX
这两部分与接收过程公用相应模块功能上是接收过程的逆过程不再赘述
SDI视频输出架构之–Gv8500 驱动器
Gv8500芯片实现差分转单端和增强驱动的功能这里选用Gv8500是因为借鉴了了Xilinx官方的方案当然也可以用其他型号器件。Gv8500驱动器原理图如下
SDI视频输出架构之–SDI转HDMI盒子
在SDI输出方式下需要使用到SDI转HDMI盒子因为我手里的显示器没有SDI接口只有HDMI接口为了显示SDI视频只能这么做当然如果你的显示器有SDI接口则可直接连接显示我的SDI转HDMI盒子在某宝购买不到100块
工程源码架构之–逻辑设计
本博客提供8套工程源码以工程源码1为例vivado Block Design设计如下其他工程与之类似Block Design设计如下 以工程源码1为例工程源码架构如下其他工程与之类似
工程源码架构之–SDK软件设计
本设计工程的PL端时钟由Zynq软核提供所以需要运行运行SDK以启动Zynq此外HLS图像缩放、VDMA、Video Mixer等IP核都需要运行软件驱动才能正常工作所以以工程源码1的2路视频拼接为例SDK软件代码架构如下其他工程与之类似
4、工程源码1详解–2路视频缩放拼接HDMI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz 输出HDMI 1920x108060Hz背景下叠加显示2路拼接的960x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到960x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用2路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
5、工程源码2详解–4路视频缩放拼接HDMI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz然后复制1份得到2路 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz然后复制1份得到2路 输出HDMI 1920x108060Hz背景下叠加显示4路拼接的960x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到960x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用4路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
6、工程源码3详解–8路视频缩放拼接HDMI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz然后复制3份得到4路 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz然后复制3份得到4路 输出HDMI 1920x108060Hz背景下叠加显示8路拼接的480x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到480x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用8路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
7、工程源码4详解–16路视频缩放拼接HDMI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz然后复制7份得到8路 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz然后复制7份得到8路 输出HDMI 1920x108060Hz背景下叠加显示16路拼接的240x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到240x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用16路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
8、工程源码5详解–2路视频缩放拼接3G-SDI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz 输出3G-SDI1920x108060Hz背景下叠加显示2路拼接的960x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到960x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用2路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
9、工程源码6详解–4路视频缩放拼接3G-SDI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz然后复制1份得到2路 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz然后复制1份得到2路 输出3G-SDI1920x108060Hz背景下叠加显示4路拼接的960x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到960x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用4路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
10、工程源码7详解–8路视频缩放拼接3G-SDI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz然后复制3份得到4路 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz然后复制3份得到4路 输出3G-SDI1920x108060Hz背景下叠加显示8路拼接的480x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到480x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用8路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
11、工程源码8详解–16路视频缩放拼接3G-SDI输出版本
开发板FPGA型号Xilinx-Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入13G-SDI相机分辨率1920x108060Hz然后复制7份得到8路 输入2HDMI转SDI盒子外接笔记本电脑分辨率1920x108060Hz然后复制7份得到8路 输出3G-SDI1920x108060Hz背景下叠加显示16路拼接的240x540的有效图像 图像缩放方案自研HLS图像缩放 图像缩放实例1920x1080缩放到240x540 图像缓存方案Xilinx官方VDMA方案 图像缓存介质PS端DDR3 视频拼接方案Xilinx官方Video Mixer方案 视频拼接应用16路视频拼接 工程作用此工程目的是让读者掌握Zynq系列FPGA实现SDI拼接转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容 工程的资源消耗和功耗如下
12、工程移植说明
vivado版本不一致处理
1如果你的vivado版本与本工程vivado版本一致则直接打开工程 2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本 3如果你的vivado版本高于本工程vivado版本解决如下 打开工程后会发现IP都被锁住了如下 此时需要升级IP操作如下
FPGA型号不一致处理
如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下 更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了
其他注意事项
1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置 2根据你自己的原理图修改引脚约束在xdc文件中修改即可 3纯FPGA移植到Zynq需要在工程中添加zynq软核
13、上板调试验证
准备工作
需要准备的器材如下 FPGA开发板 SDI摄像头和HDMI转SDI盒子 SDI转HDMI盒子 HDMI显示器 我的开发板了连接如下
2路SDI视频缩放拼接–输出视频演示
2路SDI视频缩放拼接输出如下 Zynq-SDI-2路视频拼接 4路SDI视频缩放拼接–输出视频演示
4路SDI视频缩放拼接输出如下 Zynq-SDI-4路视频拼接 8路SDI视频缩放拼接–输出视频演示
8路SDI视频缩放拼接输出如下 Zynq-SDI-8路视频拼接 16路SDI视频缩放拼接–输出视频演示
16路SDI视频缩放拼接输出如下 Zynq-SDI-16路视频拼接 14、福利工程代码的获取
福利工程代码的获取 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 网盘资料如下 此外有很多朋友给本博主提了很多意见和建议希望能丰富服务内容和选项因为不同朋友的需求不一样所以本博主还提供以下服务
